集成电路设计与仿真项目教程 课件 项目6 动态逻辑门设计与仿真

集成电路设计与仿真项目教程Agenda项目1集成电路设计认知项目2MOS晶体管认知项目3CMOS反相器设计与仿真项目4静态组合逻辑门设计与仿真项目5时序逻辑门设计与仿真项目6动态逻辑门设计与仿真项目7电流镜设计与仿真项目8单管放大器设计与仿真项目9运算放大器设计与仿真项目10电压基准源设计与仿真2025/7/23项目6动态逻辑门设计与仿真2025/7/232025/7/23011动态逻辑电路认知2动态逻辑电路特点动态逻辑电路认知1施密特触发器认知2施密特触发器工作原理3CMOS施密特触发器4施密特触发器应用05施密特触发器1传输门动态D锁存器2CMOS传输门动态移位寄存器3两相非重叠时钟产生电路03传输门动态逻辑电路1预充电求值动态逻辑电路2多米诺动态逻辑电路3C2MOS动态逻辑电路4真单相动态逻辑电路04高性能动态逻辑电路1.1动态逻辑电路技术01动态逻辑电路认知项目6动态逻辑门设计与仿真大部分的组合逻辑电路和时序逻辑电路都属于静态逻辑电路，一般由CMOS晶体管构成。只要电源供电，它将保持稳定的输出状态。动态逻辑电路的状态取决于高阻节点上寄生电容的电荷，有充电电荷为逻辑高电平“1”；电荷释放完毕，没有电荷为逻辑低电平“0”。因为储存在寄生电容上的电荷不能永久保存，所以需要在时钟脉冲控制实现不断对寄生电容充电，从而刷新数据，因此逻辑电路状态是不稳定的，属于动态电路，如图所示。2025/7/232025/7/23在时钟脉冲的控制下，当MOS晶体管等效开关SW闭合时，数据D传输；当MOS晶体管等效开关SW打开时，高阻节点X保持数据D的值，存储在高阻节点寄生电容CX上；等待SW闭合，数据刷新。在同步时钟脉冲的控制下，高阻节点寄生电容暂时存储电荷，保持电路状态，这种动态逻辑电路适合有存储功能的时序逻辑电路。动态逻辑电路工作原理1.2动态逻辑电路特点01动态逻辑电路认知项目6动态逻辑门设计与仿真动态逻辑电路的优点包括输出全摆幅信号、速度快等，而局限性则主要包括电荷泄漏、电荷共享和级联问题。（1）动态逻辑电路的优点1）晶体管数少。动态逻辑电路设计中使用的晶体管数量相对较少，有助于简化电路设计和降低制造成本。2）全摆幅输出。动态逻辑电路能够实现全摆幅输出，即输出信号从低电平迅速变化到高电平，反之亦然。3）无比逻辑。允许电路在没有稳定电源的情况下工作，可以不用稳定的电源电压。4）开关速度快。由于动态逻辑的设计特点，需要高速时钟脉冲不断刷新数据，因此其开关速度通常较快，适用于高速数字逻辑电路。5）没有静态功耗。动态逻辑电路不存在静态功耗，在没有信号传输时，几乎不消耗功率。（2）动态逻辑电路的缺点1）需要充电和储存。输入信号只能在充电阶段变化，储存阶段必须保持稳定。2）噪声容限小。动态逻辑电路对噪声敏感，容易受到外部噪声的影响。3）对漏电敏感。由于动态电路逻辑电路需要保持寄生电容上的电荷，因此电路对漏电敏感。（3）动态逻辑电路的局限性1）电荷泄漏：由于电路中的电容不是完全理想的，会导致电荷逐渐流失，从而影响电路的性能和稳定性。2）电荷共享：当电路中的电容在充电或放电过程中发生共享时，会导致输出信号的电压偏离预期值。3）级联问题：级联电路中，前一级输出信号可能会对后一级输入信号产生影响，导致信号失真或延迟。2025/7/232025/7/232.1传输门动态D锁存器02传输门动态逻辑电路项目6动态逻辑门设计与仿真传输门动态D锁存器逻辑电路如图所示。动态电路由两个串联的反相器和NMOS传输晶体管组成。2025/7/232025/7/23传输门动态D锁存器电路传输门动态D锁存器逻辑电路工作过程叙述如下：1）当时钟脉冲信号为逻辑高电平（“1”）时，传输门晶体管MN导通。节点X处寄生电容CX是充电还是放电取决于输入D的电平，输入D为高电平，则充电；输入D为低电平，则放电。输出Q与输入D有相同的逻辑电平，即：Q=D。2）当时钟脉冲信号为逻辑低电平（“0”）时，传输门晶体管MN不导通。高阻节点X处寄生电容CX保持以前的状态，同样输出Q保持以前的逻辑电平，即：Q=D。2.1传输门动态D锁存器02传输门动态逻辑电路项目6动态逻辑门设计与仿真传输门动态D锁存器逻辑电路如图所示。动态电路由两个串联的反相器和NMOS传输晶体管组成。2025/7/232025/7/23传输门动态D锁存器时序图如图所示为传输门动态D锁存器时序图。当控制时钟脉冲CLK为高电平时，传输晶体管MN导通，此时输出有一个阈值电压损耗，其值为VTHN。那么反相器INV1的输入节点X处的电压值为VX=VDD-VTHN，这个节点X处的电压值一定要大于反相器INV1的最小输入高电平VIH，即：VX>VIH，以保证反相器顺利翻转；当控制时钟脉冲CLK为低电平时，传输晶体管MN不导通，高阻节点X处寄生电容CX保持以前的电压值VX，使得数据输出Q=D。2.2CMOS传输门动态移位寄存器02传输门动态逻辑电路项目6动态逻辑门设计与仿真CMOS传输门动态电路的一个应用是CMOS传输门动态移位寄存器。CMOS传输门动态移位寄存器逻辑电路如图所示，它由CMOS传输门和反相器构成。2025/7/232025/7/23时序图：当控制时钟脉冲CLK为上升沿时，信号D传输；当控制时钟脉冲为下降沿时触发，输出数据D。理想情况下，时钟脉冲信号CLK与CLKN高低电平切换时，没有延时。在真实逻辑电路中，CLK和CLKN存在一段时间的“0”重叠时间，即奇数传输门和偶数传输门存在都导通的情况。这些都会造成逻辑混乱，因此需要设计两相非重叠时钟信号，即CLK与CLKN不存在同时为“1”或“0”的情况。2.3两相非重叠时钟产生电路02传输门动态逻辑电路项目6动态逻辑门设计与仿真两相非重叠时钟发生电路（Two-phaseNon-overlappingClockGenerator）能产生两组时钟脉冲，这两组脉冲之间不会出现高电平和低电平这两个同时重叠，只允许有一个“1”或“0”重叠出现，即：高电平不重叠或低电平不重叠，不可以两个都出现。2025/7/232025/7/23如图所示为两相非重叠时钟发生电路，它是由与非门SR锁存器拓展改变而构成的。SR锁存器的两个输入端信号分别为时钟CLK及其反相信号，因此两个输入端S、R交替为“0”、“1”。经过反相器链延时，从而在之间产生时间间隔，生成两相低电平不重叠时钟。2.3两相非重叠时钟产生电路02传输门动态逻辑电路项目6动态逻辑门设计与仿真为了避免CMOS动态移位寄存器由于所有传输门同时导通而造成的逻辑混乱，采用非重叠时钟控制传输门可以实现所有传输门不同时导通。由于非重叠时钟只能实现“0”或“1”其中的一个非重叠时钟，如果采用CMOS传输门，那么总有一个MOS晶体管（PMOS晶体管或NMOS晶体管）在重叠期间会短暂导通。因此可以采用NMOS晶体管传输门开关替代CMOS传输门，因为控制时钟高电平时NMOS晶体管传输门导通，低电平不导通，避免了同时导通造成的逻辑混乱。2025/7/232025/7/23图示为无高电平时钟重叠动态移位寄存器，它使用NMOS晶体管作为传输门开关。图示电路不存在传输门同时导通的状态，有效避免了逻辑混乱。3.1预充电求值动态逻辑电路03高性能动态逻辑电路项目6动态逻辑门设计与仿真预充电求值动态逻辑电路是一种常用的动态CMOS电路技术，它可以减少逻辑门电路的晶体管数量。电路工作原理为先对输出节点F的分布电容预充电，然后根据所给的输入值求出输出电平，如图所示为预充电求值动态逻辑电路。2025/7/232025/7/23由一个单时钟信号CLK控制，这个时钟信号控制着一个NMOS管和一个PMOS管交替导通，从而实现预充电和求值。工作过程叙述如下：1）第一步①预充电阶段，当CLK为低电平（“0”）时，NMOS管MN1不导通，下拉网络PDN呈高阻状态；此时PMOS管MP1导通，电源VDD对输出节点F的分布电容预充电到高电平（“1”）。2）第二步②求值阶段，当CLK为高电平（“1”）时，PMOS晶体管MP1不导通，输出节点F的分布电容上的电荷维持高电平；此时NMOS晶体管MN1导通，等效开关闭合，下拉网络PDN有了低阻通道，如果下拉网络PDN的逻辑存在输出F到GND的通道，那么输出节点F的分布电容开始对GND放电，直到放电完成，输出节点F为低电平（“0”）。如果下拉网络PDN的逻辑不存在输出F到GND的通道，那么输出节点F的分布电容维持高电平。3.1预充电求值动态逻辑电路03高性能动态逻辑电路项目6动态逻辑门设计与仿真预充电求值动态逻辑电路的逻辑关系取决于求值阶段下拉网络的逻辑关系。如图a所示为一个预充电求值动态电路图，可知其逻辑关系为：，其逻辑时序图如图b所示。2025/7/232025/7/233.1预充电求值动态逻辑电路03高性能动态逻辑电路项目6动态逻辑门设计与仿真预充电求值动态逻辑电路的一个缺点是不能级联工作，否则会出现逻辑混乱。如图所示为一个预充电求值动态级联逻辑电路，在控制时钟CLK为低电平时，PMOS晶体管MP1、MP2都导通，此时对输出节点F1、F2充电到高电平。2025/7/232025/7/23预充电求值动态级联逻辑电路3.1预充电求值动态逻辑电路03高性能动态逻辑电路项目6动态逻辑门设计与仿真分两种情况说明：1）输出节点没有延时（理想）。如果在求值阶段输出F1为低电压（“0”），由于输出节点F1分布电容开始放电不存在延时，这个“0”会使第二级动态逻辑电路的NMOS晶体管下拉网络（假定只有一个NMOS晶体管MN3）不导通，从而输出节点F2为高电平（“1”）。2）输出节点存在延时（现实）。如果在求值阶段输出F1为低电压（“0”），那么输出节点F1分布电容开始放电，存在一定的电容放电延时。由于延时，所以输出F1短时间维持在输入高电平（“1”）阶段，这个“1”会使第二级动态逻辑电路的NMOS晶体管下拉网络（假定只有一个NMOS晶体管MN3）导通，从而输出节点F2放电，使得输出F2为低电平（“0”）。因此理想电路中输出应该为“1”，而现实电路中，由于延时，出现了逻辑混乱，而使得输出为“0”，如图所示为正确的时序和错误时序对比图。2025/7/232025/7/23正确时序和错误时序对比3.2多米诺动态逻辑电路03高性能动态逻辑电路项目6动态逻辑门设计与仿真一个预充电求值动态逻辑电路可以正常工作，但是不适合做级联电路。下面介绍一些可以级联的动态逻辑电路。2025/7/232025/7/23多米诺动态逻辑电路原理图（1）多米诺动态逻辑电路原理在级联预充电求值动态逻辑电路中，在求值阶段如果第一级输出由高电平（“1”）向低电平（“0”）转变时，第二级或后级容易发生逻辑错误。因此可以在第一级的后面增加一个反相器INV，使得输出F由低电平（“0”）向高电平（“1”）转变，可以避免出现由于延时造成的后级放电到地（“0”）的情况。这种电路称为多米诺（Domino）动态逻辑电路，如图所示。3.2多米诺动态逻辑电路03高性能动态逻辑电路项目6动态逻辑门设计与仿真（2）级联多米诺动态逻辑电路当CLK为“0”时，预充电阶段输出节点X1为“1”，经过反相器INV1后变为“0”。这个低电平“0”可使得第二级的输入NMOS晶体管不导通，因此不存在提前放电回路，不会出现逻辑错误。在预充电阶段，所有的级联输出F都为“0”，因此级联NMOS晶体管都不导通，只有在求值阶段，第一级输出F1从“0”到“1”变化时，第二级NMOS晶体管才导通，依次类推。在多级级联时，前一级的求值输出对后级输出产生多米诺的影响。因为级联之间插入了一个反相器，因此多米诺动态逻辑电路只能实现非反相的电路，如“与门”、“或门”、“与或”等动态逻辑电路。2025/7/232025/7/23级联多米诺动态逻辑电路3.2多米诺动态逻辑电路03高性能动态逻辑电路项目6动态逻辑门设计与仿真（3）电荷分享动态逻辑电路存在一个问题，就是电荷分享，如图所示。在预充电阶段，节点VX充电到高电平（“1”），正电荷都集中在这个节点的分布电容上。在求值阶段，PMOS晶体管MP1不导通，如果此时NMOS晶体管MN2的输入为“1”时，晶体管MN2导通，在预充电阶段的正电荷就会通过这个导通晶体管向下拉网络PDN节点VY分布电容CY进行充电。那么以前预充电阶段的正电荷就会重新分布在节点分布电容CX和CY上，这种电荷分享会造成节点电压VX减小。当这个节点电压VX小于反相器的输入高电平VIH时，反相器INV无法正常工作，不能实现反相功能或者产生错误输出“1”，造成后级逻辑混乱。2025/7/232025/7/23电荷分享原理图3.2多米诺动态逻辑电路03高性能动态逻辑电路项目6动态逻辑门设计与仿真（4）电荷分享解决方法为了解决电荷分享造成的逻辑混乱问题。一种方法是减小反相器INV的开关阈值电压，当电荷共享导致Vx减小时，它不会使反相器翻转，从而保证正常工作。常用的一个方法是采用一个反馈上拉PMOS晶体管MP2来使输出节点VX为高电平，如图所示。在预充电阶段，节点VX为“1”，输出F为“0”，这个低电平“0”使PMOS晶体管MP2导通，节点VX上拉到“1”。在求值阶段，存在电荷分享的情况下，输出节点VX电压理论上应该下降，但是上拉PMOS晶体管导通，节点VX被重新上拉到“1”，防止了电荷分享造成的逻辑混乱问题。2025/7/232025/7/23电荷分享解决电路3.3

C2MOS动态逻辑电路03高性能动态逻辑电路项目6动态逻辑门设计与仿真时钟CLK与其反相时钟CLKN由于传输延时或其他原因产生时钟偏移，可能会产生短时间内CLK与CLKN都为“1”或“０”的重叠情况。而采用双相时钟CMOS动态逻辑电路（C2MOS动态逻辑电路）对时钟重叠不敏感，如图所示为双相时钟CMOS动态逻辑电路构成下降沿触发的C2MOS动态寄存器。2025/7/232025/7/23C2MOS动态寄存器电路3.3

C2MOS动态逻辑电路03高性能动态逻辑电路项目6动态逻辑门设计与仿真C2MOS动态寄存器电路时序图。在时钟CLK上升沿传输，VX为输入D的反相传输，下降沿时触发输出Q=D。2025/7/232025/7/23C2MOS动态寄存器电路时序图C2MOS动态寄存器对时钟重叠不敏感。重叠时钟可能会使上拉网络或下拉网络同时导通，但不能使其同时有效工作，如图所示。时钟重叠不敏感动态电路3.4真单相动态逻辑电路03高性能动态逻辑电路项目6动态逻辑门设计与仿真虽然C2MOS动态逻辑电路对时钟重叠不敏感，但是需要双相时钟（CLK或CLKN）。为了简化时钟设计，达到只需一个时钟CLK控制的动态逻辑电路，如图所示为一个时钟控制的真单相时钟（TrueSinglePhaseClock，TSPC）动态D触发器电路。2025/7/232025/7/23真单相时钟动态D触发器电路工作过程叙述如下：（1）当时钟CLK为低电平（“0”）时1）第一级①寄存器中PMOS晶体管MP2导通，由PMOS晶体管MP1和NMOS晶体管MN1组成的反相器正常工作，当输入为逻辑D时，输出节点VX为；2）第二级②预充电求值逻辑电路中，PMOS晶体管MP3导通，NMOS晶体管MN2不导通，节点VY处于预充电阶段，输出VY为高电平（“1”）；3）第三级③寄存器中NMOS晶体管MN5不导通，寄存器输出维持以前的状态；4）第四级④反相器正常工作。（2）当CLK为高电平（“1”）时1）第一级①寄存器中PMOS晶体管MP2不导通，寄存器维持以前的状态，输出节点VX仍为；2）第二级②预充电求值逻辑电路中，PMOS晶体管MP3不导通，NMOS晶体管MN2导通，此时处于求值阶段，下拉网络NMOS晶体管MN3使输入反相，输出VY为D；3）第三级③寄存器中NMOS晶体管MN5导通，由PMOS晶体管MP4和NMOS晶体管MN4组成的反相器正常工作，此时输入为逻辑D，输出节点VZ为，上升沿触发，输入与输出反相；4）第四级④反相器正常工作，节点VZ的值经过反相器传输，最后输出Q=D。3.4真单相动态逻辑电路03高性能动态逻辑电路项目6动态逻辑门设计与仿真2025/7/232025/7/23时序图施密特触发器有两个稳定状态，但与一般触发器不同的是，施密特触发器采用电压触发方式，其状态由输入信号电压维持；对于正向递增电压和负向递减电压两种不同变化方向的输入模拟信号，施密特触发器有不同的开关阈值电压。当输入电压高于正向阈值电压VT+，输出为高；当输入电压低于负向阈值电压VT-，输出为低；当输入在正、负向阈值电压之间变化时，输出不改变，即：输出由高电压翻转为低电压，或是由低电压翻转为高电压时所对应的阈值电压是不同的，正向阈值电压与负向阈值电压之间的电压差值称为回差电压。这种双阈值触发称为迟滞现象，表明施密特触发器具有记忆性，由于施密特触发器具有滞回特性，所以可用于抗干扰电路设计中。4.1施密特触发器认知04施密特触发器项目6动态逻辑门设计与仿真2025/7/232025/7/23（1）施密特触发器电路原理施密特触发器基本电路如图所示，通过两个CMOS反相器INV1、INV2以及两个电阻R1、R2构成。从图中可知，两个CMOS反相器通过串接相连，通过分压电阻R2把输出端VOUT的电压反馈给输入参考电压端VREF（正反馈），便组成了带有施密特触发特性的电路。4.2施密特触发器工作原理04施密特触发器项目6动态逻辑门设计与仿真2025/7/232025/7/23输入和输出波形如图所示。当输入VIN大于正向阈值电压VT+