CMOS模拟集成电路版图设计：基础、方法与验证 课件 第十章 Calibre LVS常见错误解析

CalibreLVS常见错误解析

1提纲LVS错误对话框（RVE对话框）误连接短路断路违反工艺原理漏标元件参数错误

2LVS错误对话框（RVE对话框）3概述CalibreLVS中的很多错误提示都是基于标准的LVS验证规则，提示的错误点较为生硬。且当设计规模增大时，许多错误都是由一个主要错误附带产生的。在LVS中，常见的错误类型分为误连接、短路、断路、违反工艺原理、漏标、元件参数错误等。各类错误的本质也并不相同。4RVE对话框

当设计者完成LVS验证之后，电路图和版图中的不一致错误都会出现在LVS错误对话框（RVE对话框）中。在左侧的导航栏（Navigator）分别加载了LVS结果（Results）、电气规则检查（ERC）、LVS文本报告（Reports）、规则文件（Rules）、视图信息（View）和设置（Setup）。5导航栏子选项说明（1）

6导航栏子选项说明（2）

7导航栏子选项说明（3）

8Results中的ComparisonResults（1）在每次LVS检查后弹出的RVE窗口中，单击导航栏中的“沮丧”表情，就可以在右侧信息栏上侧查看本次LVS检查的cell名称、错误个数、连线数目、器件数目以及端口数目，下侧是详细的LVS报告。图中LVS检查的cell为latch，总共出现了6个错误。9Results中的ComparisonResults（2）单击cell名称前的“加号”，可以展开具体的错误信息。从图中可以看到错误信息分为两部分，一部分为“Discrepancies”，一部分为“DetailedInstanceInfo”。

10Results中的ComparisonResults（3）继续单击“Discrepancies”前的加号，展开后，从图中可以看到该例子中出现了3个错误连线“IncorrectNets”和3个错误元件“IncorrectInstance”。11Results中的ComparisonResults（4）同样展开“IncorrectNets”，从下侧的信息栏中获取错误信息。选择子错误“Discrepancy#1”，下侧信息栏左侧“LAYOUTNAME”列中显示的是版图中提取的信息，右侧“SOURCENAME”列中显示的电路图提取的信息。12Results中的ComparisonResults（5）展开“IncorrectInstances”，再选择“Discrepancy#4”子错误，可以在下侧信息栏中看到在版图中存在一个X27/M0的模型名为P18的PMOS晶体管，而在电路图中却没有这个晶体管。13Results中的ComparisonResults（6）从“Discrepancies”中虽然我们可以读出很详细的错误信息，但在实际中许多错误信息都是指向一个错误。换句话说，也就是可能一个简单的错误，产生了其他附加的错误。所以这时候，通过查看“DetailedInstanceInfo”中的信息，更有助于我们快速的修正这些错误。14ERC中的ERCResults

（1）ERC错误在版图中一般体现为电位连接错误。典型情况是，NMOS的衬底连接到电源上，或是PMOS的衬底连接到地电位上。

15ERC中的ERCResults

（2）同时，在ERC选项中，还会增加一系列软错误“SoftchkDatabase”。展开“SoftchkDatabase”可以看到相应的错误信息。只要修正了相应错误，这些软错误也会得到修正。16误连接（1）

误连接是版图绘制过程中最容易出现的一类错误。在没有使用schematic-driven技术时，凭人工对照电路图来绘制版图，经常会将一些连线和端口连接到错误的走线上。最为常见的一种情况是，不同端口进行金属走线时，忽略了换金属层，而出现连接错误的情况。

17误连接（2）错误交叉点如左图所示，纵向二层金属线与横向二层金属线相交，造成连接错误。解决方法是将纵向二层金属线截断，采用一层金属线跨过横向二层金属线进行桥接。修改后的图形如右图所示。18短路

这里，版图中的“短路”错误特指电源和地的短路现象。两条走线的短路错误，我们将其归为误连接错误。在版图绘制中，短路错误通常发生在同时穿过电源线和地线的布线过程中。尤其是在布置电源和地线网格时，交叉走线极易造成电源和地的短路。

19断路

断路也是版图绘制中常见的一类错误。主要表现在多条走线需要相连时，其中一条漏连，而出现断路的情况。20违反工艺原理（1）违反工艺原理的错误主要有三类：NMOS晶体管衬底采用N注入、PMOS晶体管衬底采用P注入以及PMOS晶体管没有包裹在N阱中。前两类错误同时也会产生ERC错误，较为容易进行分辨。一个“PMOS晶体管没有包裹在N阱中”的LVS错误信息如图所示。在“Discrepancies”中分别出现了走线（IncorrectNets）以及元件（IncorrectInstances）的错误。21违反工艺原理（2）展开“IncorrectNets”中的错误信息，可以看到版图中出现了多条走线，如“1”。而在电路图中却没有这些走线。22违反工艺原理（3）继续展开“IncorrectInstances”的错误信息，主要包括两大类。第一类错误信息如图所示，在版图中X29/M0晶体管的衬底现在为一条“26”的走线，而这条走线在电路图中本应该连接到“VDDA”上。23违反工艺原理（4）第二类错误信息如右图所示，版图中的X33/M0和X21/M0晶体管，在电路图中并没有对应的晶体管。这实际上是由于版图中这两个PMOS晶体管没有包裹在N阱中，与电路图中的PMOS无法对应造成的。24违反工艺原理（5）双击X33/M0和X21/M0晶体管，回到版图视图窗口，通过观察，可以发现PMOS晶体管外围缺少N阱，如图所示。25违反工艺原理（5）修改方法为在版图窗口中选择N阱层（“NW”），绘制一个矩形，将PMOS包裹其中。

26漏标（1）

漏标指的是在版图绘制过程中遗漏了端口标识“label”、或者标识定位的“十字叉”没有加载在走线上、或者标识没有选用专门的标识层（导致该标识没有被LVS规则识别出来）。

27漏标（2）在漏标错误中，比较严重的一类错误是遗漏了电源和地的标识。这时在Calibre界面点击“RunLVS”时，LVS检查无法执行，而会在信息栏中提示错误“Supplyerr