IC设计国产模拟电路全流程EDA工具需求

IC设计国产模拟电路全流程EDA工具需求序号货物名称技术要求1IC设计国产模拟电路全流程EDA工具1.时序功耗优化工具1.1针对先进工艺、大规模设计和多工作场景的时序收敛难题提供了一站式时序功耗优化解决方案。1.2通过创新的层次设计数据并行处理技术、动态时序建图技术和增量布局技术等，提高时序和功耗优化的效率和质量。1.3具备超大容量的时序收敛：支持100M+单元超大规模层次化设计，支100+MCMM多工作场景同时进行时序优化，针对Setup/Hold修复提供Turbo/Pro模式提升优化速度，减少内存占用。1.4具备强大的物理布局引擎：支持先进工艺复杂物理规则约束，复杂pintrack对齐、pinaccess估算,VT单元邻接摆放、多种行高混合摆放等，支持基于LVF时序模型的POCVsignoff时序优化，有效处理高Density,高Congestion的复杂设计。1.5具备全面的时序优化方案，包括建立时间（Setup）、保持时间（Hold）、瞬变时间（Transition）、漏电功耗（Leakagepower）及动态功耗（Dynamicpower）优化等。1.6提供了Post-maskECO、交互式ECO和ClockECO等特色解决方案。2.高精度时序仿真分析工具。2.1提供了高精度时序仿真校验功能，支持时序路径STAvs.SPICE的一致性分析。2.2支持特殊时钟结构仿真分析、RO(RingOscillator)仿真、辅助ProcessMonitor设计等的定制化电路仿真分析。2.3提供电压/温度敏感性分析功能。2.4提供分布式蒙特卡洛仿真功能，可进行快速工艺偏差分析。2.5提供时钟抖动Jitter仿真分析功能。2.6提供老化仿真分析功能。3.库特征化提取工具。3.1主流Foundry认可提取结果。3.2支持标准单元、定制化单元库、IO库特征化提取。3.3支持存储器特征化提取，包括：单端口、多端口的RAM，寄存器、CAM、ROM等。3.4支持混合信号IP的特征化提取。3.5可创建的Liberty模型库，包括时序、噪声、功耗等。3.6提供单元库验证的各种实用程序集，包括：库单元的功能等价性检查、数据一致性检查、修订分析及单元时序、功耗、噪声等电气特性的相关性分析。4.单元库/IP质量验证工具。4.1提供基于全面检查规则集的单元库/IP/IO/MEM质量检查功能。4.2支持交互式检查结果查看。4.3提供基于特征化模型的单元库性能趋势分析功能。4.4提供基于SPICE仿真的单元验证分析功能，包括：延时与瞬变时间校验、单元电压/温度敏感性分析、单元的老化分析和工艺偏差分析。4.5支持多种库文件格式种类（包括GDSII、OASIS、Verilog、cdl、Liberty、LEF等）的检查和交叉验证。4.6支持Python接口。4.7支持基于人工智能技术的IP时序路径完整性验证。4.8被应用到不同工艺节点、不同设计类型如标准单元、存储器、IO、模拟IP等的单元库/IP的质量验证中，获得了用户的广泛认可。5.版图数据集成和分析工具。5.1提供了高效的一站式版图集成与分析解决方案。5.2支持多种版图数据格式如GDS/GDS.gz/OASIS/LEF/DEF等。5.3支持超大规模版图的快速读取、查看与处理。5.4支持快速版图集成功能。5.5支持并行线网追踪功能。5.6支持点到点电阻分析功能。5.7支持版图比较功能。5.8支持Pattern创建与查找功能。5.9支持DRC结果查看功能。5.10支持批量版图数据处理功能。6.电路原理图设计软件。6.1支持层次化原理图的编辑，帮助用户实现自底向上/自顶向下的前端电路设计。6.2支持多种类型的网表导出，主要包括SPICE，CDL，Verilog，VerilogA，满足用户的各个设计环节所需。6.3支持标准化的电路导入导出格式EDIF，方便用户进行设计数据的迁移。6.4支持Symbol快捷生成，满足用户自底向上的设计需要。6.5提供多种类型的Symbol形状，用户可以根据自己所需，选择相应的Symbol模板生成。6.6提供多种类型的Pin形状，帮助用户选择特有信号的Pin端口设计。6.7支持实时Check功能，实时帮助用户检查电路设计过程中出现的短路，断路错误。6.8支持HierarchicalCheck功能，帮助用户一次性检查层次电路的所有错误。6.9支持HierarchicalTrace功能，帮助用户快速的进行电路线网的查看，利于Debug仿真错误定位。6.10支持参数化的设计函数iPar,pPar，方便用户在层次化的电路设计中，自顶向下的传递参数。6.11支持SVS功能，帮助用户比对两个Schematic之间的差异。6.12支持快速创建循环模块功能，帮助用户快速使用循环语言搭建电路模块。7.版图设计工具。7.1提供强大的编辑、创建命令，帮助用户快捷地实现层次化版图设计。7.2支持4m*4m的版图编辑区域，满足大尺寸的版图设计所需。7.3支持参数化设计单元模块创建，提供参数化设计单元模块编辑器，帮助用户快速生成参数化单元。7.4支持ePDK。7.5支持强大的创建Path功能，帮助用户快速实现版图单层连线，多层跳层连线。7.6支持强大的创建Label功能，丰富的Label名字解析器，满足用户对Label生成的多样需求。7.7提供便捷的实时DRC检查，在版图设计中有效提醒用户违反DRCRule操作，减少后期DRC错误。7.8提供Gravity功能，帮助用户在设计过程中，自动吸附附近物体，快速实现连接，移动，复制等操作7.9支持Flatten以及Hierarchical模式的SDL功能，用户可以根据需要从顶层电路一次性的生成Hierarchical结构的Layout，也可以逐层单层生成。7.10支持通过CellMapping功能，建立不同库的原理图和版图之间器件的映射关系。7.11支持CrossProbe功能，帮助用户实现Schematic和Layout的同步选择。7.12支持显示FlyLine功能，根据电路逻辑关系，在版图中实时显示各个单元之间的连接关系，指引用户更好的进行版图连线。7.13支持DeviceMatching功能，帮助用户快速实现MOS或者Res类单元的Matching操作。8.电路仿真工具。8.1SPICE精度仿真。8.2支持多核并行。8.3支持大规模电路后仿加速，增强设计的可靠性。8.4与传统SPICE仿真器相比，后仿真速度能够提高5-10倍。8.5兼容多种业界常用的SPICE网表格式、常用模型以及分析类型，支持硬件描述语言Verilog-A。8.6兼容多种主流波形存储格式，并支持波形压缩和分割存储。8.7支持Monte-Carlo分析、快速Monte-Carlo分析、TransientNoise分析等。8.8具有的电路失效分析工具，提高电路设计的可靠性。8.9支持Save/Recover断点续仿功能。8.10提供加密工具，保护您的知识产权。8.11无缝集成到主流IC设计平台和主流IC分析优化工具。9.波形显示工具。9.1高效的波形显示速度，支持大规模和增量仿真结果显示。9.2支持读入模拟和数字波形格式。9.3提供API接口，与平台工具集成，支持平台工具Schematic之间的交互（Cross-probe）。9.4具备灵活的Cursor功能实现基本测量，并具备丰富多样的Measurement命令，实现跨波形复杂测量与配置。9.5灵活的波形自动分组，包括对Multi-Corner，Monte-Carlo和Sweep仿真产生的波形等的支持。9.6支持多波形叠加操作。9.7支持眼图，可直接在眼图上打印多种Jitter指标。9.8支持FFT分析，可直接打印SNDR，ENOB，SFDR等ADC/DAC常用指标。10.物理验证工具。10.1能够完成距离，图形关系，密度，天线等传统DRC规则检查。10.2也可应用于dummy填充，逻辑运算等版图处理。10.3能够处理图形，边及角度等类型数据的高精度检查。10.4交互式特定区域的局部检查，提高验证效率。10.5返标间距检查结果的最小间距。10.6DRC结果排序，过滤，自动生成报告功能。10.7能够实现层次化版图网表高效提取。10.8层次化LVS模式中支持Auto或自定义的HCELL。10.9提供特殊路径检查、短路/开路路径分析ERC应用。10.10灵活的器件提取语言，精确技术后仿所需的多种参数，可适用于高压，CIS，3DIC的器件提取。10.11为IP设计提供IPBOX功能，仅检查IP与上层电路正确性。10.12比较原理图直观显示比对差异（SVS）。10.13输入/输出支持业界多种版图数据格式。10.14支持多台机器并行版图比较。10.15通过不同类型电路的版图优化预处理提高性能。11.参数提取工具。11.1提供版图各阶段的寄生参数提取工具，方便工程师进行不同阶段的版图设计寄生参数分析。。11.2支持层次式提取方案，可以进行大规模版图提取。11.3内置快速准确的三维场求解器，能够以最高精度实现复杂结构的互连电阻和电容提取。11.4支持单元级和晶体管级寄生参数提取，方便工程师进行纳米级标准单元设计优化。11.5提供方便快速准确的基于版图的点到点电阻分析，方便工程师实时进行P2P电阻测量和检查。11.6ParasiticAnalysis功能提供方便快速的DSPF文件比较，