SoC设计与EDA工具第3章3_第1页
SoC设计与EDA工具第3章3_第2页
SoC设计与EDA工具第3章3_第3页
SoC设计与EDA工具第3章3_第4页
SoC设计与EDA工具第3章3_第5页
已阅读5页，还剩9页未读， 继续免费阅读

下载本文档

版权说明：本文档由用户提供并上传，收益归属内容提供方，若内容存在侵权，请进行举报或认领

文档简介

SoC设计方法与实现SoC设计与EDA工具(3)第三章SoC设计方法与实现可测试性设计、版图设计与工具可测试性设计测试（Test）的目的则主要是检查芯片制造过程中的缺陷，对器件的质量负责。每一片IC都要经过测试才能送到客户手中。可测试性设计（DFT）的目的则是为了降低测试费用。用最少的测试矢量来覆盖最多的电路和板级系统故障。高度自动化，各大EDA公司都有相应的软件支持。内部扫描测试数字电路内建自测试存储器边界扫描测试IC内部及板级常用的可测试设计技术内部扫描测试设计扫描测试电路存储器内建自测试内建自测试（BIST）是广泛应用的存储器可测性设计方法，它的基本思想是电路自己生成测试向量，而不是要求外部施加测试向量，它依靠自身来决定所得到的测试结果是否正确。BIST的基本结构边界扫描测试边界扫描的原理是在核心逻辑电路的I/O都增加一个寄存器，通过将这些I/O上的寄存器连接起来，可以将数据串行输入被测单元，并且从相应端口串行读出。也可以并行输入，并行输出。IEEE1149.1标准示例：板级芯片之间实现边界扫描实现IC间相互连接的测试和IC正常运行时的数据取样测试。将电路设计中的每一个元器件以及它们之间的连线转换成集成电路制造所需要的版图信息。高度自动化，各大EDA公司都有相应的软件支持。版图设计布局规划（Floorplan）布局规划（也叫版图规划）是芯片版图设计的第一步布局规划是从宏观上根据模块的功能将模块放置在芯片相应的位置上，并布置好电源线。AreaforStandardcellIOHardmacroPowerRing时钟树综合目的：为了满足同步电路设计的要求自动布线（Routing）布线（Routing）把所有需要连线的地方用一层或多层金属进行连接，它会自动发现在两个给定点之间的可行的布线路径。参数提取的分类参数提取是指布局布线，再经过版图设计之后，根据工艺特点与参数，提取出包含描述各种线上电阻、电容及寄生电阻的网表文件。物理验证设计规则检查（DRC，DesignRuleCheck）设计规则检查，就是根据设计规则所规定的版图中各掩膜层图形的最小尺寸、最小间距等几何参数，对版图数据进行检查，找出不满足设计规则的偏差和错误，并提供有关信息，为设计者修改版图提供依据。电气规则检查（ERC，ElectronicRuleCheck）ERC的主要目的不在于检测能不能在工艺中实现相应的几何尺寸，而是检查版图中存在的一些违反基本电气规则的点。版图电路图同一性

人人文库> 全部分类> 教育资料 > 课件下载

温馨提示

  • 1. 本站所有资源如无特殊说明，都需要本地电脑安装OFFICE2007和PDF阅读器。图纸软件为CAD,CAXA,PROE,UG,SolidWorks等.压缩文件请下载最新的WinRAR软件解压。
  • 2. 本站的文档不包含任何第三方提供的附件图纸等，如果需要附件，请联系上传者。文件的所有权益归上传用户所有。
  • 3. 本站RAR压缩包中若带图纸，网页内容里面会有图纸预览，若没有图纸预览就没有图纸。
  • 4. 未经权益所有人同意不得将文件中的内容挪作商业或盈利用途。
  • 5. 人人文库网仅提供信息存储空间，仅对用户上传内容的表现方式做保护处理，对用户上传分享的文档内容本身不做任何修改或编辑，并不能对任何下载内容负责。
  • 6. 下载文件中如有侵权或不适当内容，请与我们联系，我们立即纠正。
  • 7. 本站不保证下载资源的准确性、安全性和完整性, 同时也不承担用户因使用这些下载资源对自己和他人造成任何形式的伤害或损失。

最新文档

评论

0/150

提交评论