CN120223042A 多输出栅极驱动器电路及其操作方法（英飞凌科技奥地利有限公司）

(19)国家知识产权局HO3F3/213(2006.01)公司11227HO3K17/687(2006.01)权利要求书2页说明书10页附图11页公开了多输出栅极驱动器电路及其操作方nCP2va21.一种多输出栅极驱动器电路(116),用于主动地接通和关断功率器件(108),所述多第一驱动器(104),具有输入端和耦接至第一输出节点的输出第二驱动器(102),具有输入端和耦接至第二输出节点的输出逻辑电路(106),具有用于接收控制信号的输入端、耦接至所述第一驱动器(104)的输入端的第一输出端(112)以及耦接至所述第二驱动器(102)的输入端的第二输出端(110),当所述控制信号具有第一状态时，在第一接通操作模式下激活所述第一驱动器(104)和所述第二驱动器(102)之一的输出端，并且在第一关断操作模式下激活所述第一驱动器当所述控制信号具有第二状态时，在第二接通操作模式下激活所述第一驱动器(104)和所述第二驱动器(102)两者的输出端，并且在第二关断操作模式下激活所述第一驱动器2.根据权利要求1所述的多输出栅极驱动器电路，还包括耦接在所述逻辑电路(106)与3.根据前述权利要求中任一项所述的多输出栅极驱动器电路，还包括耦接在所述第一驱动器(104)的输出端和所述第二驱动器(102)的输出端与所述逻辑电路(106)之间的第一比较器(CP₁)和第二比较器(CP₂)。4.根据前述权利要求中任一项所述的多输出栅极驱动器电路，其中，所述第二驱动器5.根据前述权利要求中任一项所述的多输出栅极驱动器电路，还包括所述功率器件(108),所述功率器件(108)具有耦接至所述第一输出节点和所述第二输出节点的栅极节6.根据权利要求5所述的多输出栅极驱动器电路，其中，所述第一驱动器(104)的输出端通过第一栅极电阻器(Rg)耦接至所述栅极节点，并且所述第二驱动器(102)的输出端通8.一种用于操作多输出栅极驱动器电路(116)的方法，所述多输出栅极驱动器电路(116)包括第一驱动器(104)和第二驱动器(102),所述第一驱动器(104)和所述第二驱动器当所述控制信号具有第一状态时，在第一接通操作模式下激活所述第一驱动器(104)和所述第二驱动器(102)之一的输出端，并且在第一关断操作模式下激活所述第一驱动器当所述控制信号具有第二状态时，在第二接通操作模式下激活所述第一驱动器(104)和所述第二驱动器(102)两者的输出端，并且在第二关断操作模式下激活所述第一驱动器3(104)和所述第二驱动器(102)之一的输出端。4[0001]本申请为2019年10月22日提交的申请号为201911006041.0、发明名称为“多输出栅极驱动器系统及其操作方法”的发明专利申请的分案申请。技术领域[0002]本发明总体上涉及用于多输出栅极驱动器系统中的静态栅极箱位的系统和方法。背景技术[0003]栅极驱动器是功率放大器，并且还可以包括附加电路，如电平移位器。栅极驱动器接受来自相关联的控制器IC的低功率输入信号，并且为大功率晶体管诸如绝缘栅双极晶体管(IGBT)或功率金属氧化物半导体场效应晶体管(MOSFET)的栅极产生高电流驱动输入信号。通常，栅极驱动器的单个输出端用于驱动功率晶体管的单个栅极节点。两个输出端有时可以用于驱动高侧功率晶体管和低侧功率晶体管。栅极驱动器可以具有用于提供箱位功能的一个或更多个专用输出端。发明内容[0004]一种多输出栅极驱动器系统包括：功率器件，具有栅极节点；第一驱动器，具有输入端和耦接至栅极节点的输出端；第二驱动器，具有输入端和耦接至栅极节点的输出端；第一比较器，具有耦接至第二驱动器的输出端的第一输入端、耦接至第一参考电压的第二输入端以及输出端；第二比较器，具有耦接至第二驱动器的输出端的第一输入端、耦接至第二参考电压的第二输入端以及输出端；以及逻辑电路，具有用于接收控制信号的输入端、耦接至第一驱动器的输入端的第一输出端以及耦接至第二驱动器的输入端的第二输出端。附图说明[0005]为了更全面地理解本发明及其优点，现参考以下结合附图进行的描述，在附图中：[0006]图1A是多输出栅极驱动器系统的实施方式的示意图以及在栅极驱动器系统中使用的栅极电阻器的替选配置的示意图，该多输出栅极驱动器系统包括与接通状态操作条件和关断状态操作条件相关联的电压比较器；[0007]图1B是与图1A的多输出栅极驱动器系统相关联的逻辑表；[0008]图2A是多输出栅极驱动器系统的另一实施方式的示意图，其中第二输出端仅用于[0009]图2B是与图2A的多输出栅极驱动器系统相关联的逻辑表；[0010]图3A是多输出栅极驱动器系统的另一实施方式的示意图，其中第二输出端用于在关断状态期间的源供和箱位；[0011]图3B是与图3A的多输出栅极驱动器系统相关联的逻辑表；[0012]图4是与图1A至图3所示的多输出栅极驱动器系统相关联的时序图；[0013]图5是针对功率器件的栅极电阻的指定值的接通操作条件和关断操作条件，作为5集电极电流的函数的功率器件的集电极电压随时间的变化(“dV/dt”)的图；[0014]图6是包括具有两个输出端的多输出栅极驱动器集成电路("IC")的实施方式多输出栅极驱动器系统的示意图，其中两个输出端分别可以吸收(sink)和源供(source)电流；[0015]图7是类似于图6中所示的多输出栅极驱动器系统的实施方式多输出栅极驱动器系统的示意图，但包括用于在关断条件下导致第二输出端的去激活的串联二极管；[0016]图8是根据实施方式的与多输出栅极驱动器IC一起使用的用于以指定的dv/dt目标值驱动功率器件的控制方案的图；[0017]图9是与图6的多输出栅极驱动器系统相关联的逻辑表；[0018]图10是与图9所示的表相对应的时序图；[0019]图11是多输出栅极驱动器系统的示意图，其中栅极驱动器IC的第二输出端可以取决于在输入端施加的逻辑条件，使用预定的或可编程的延迟被切换或者与第一输出端同时被切换；[0020]图12是多输出栅极驱动器系统的示意图，其中可以使用比较器对栅极驱动器IC的第二输出端进行操作，以检测功率器件的栅极的电压电平；[0021]图13是示出多于两个驱动器的多输出栅极驱动器系统的示意图，其中，每个驱动[0022]图14是示出多于两个驱动器的多输出栅极驱动器系统的示意图，其中，每个驱动器具有单独的吸收输出端和源供输出端。具体实施方式[0023]根据实施方式，栅极驱动器可以具有两个或更多个独立可控输出端或相关可控输出端，其均在操作模式下将栅极电压施加到驱动的功率晶体管。输出端的每一个可以具有独立用于接通和关断的栅极电阻器。可以根据专用负载条件或温度条件或其它操作条件来激活各个输出端。被激活的输出端越多(并行切换),驱动的功率晶体管(有时称为“开关”或“器件”)可以被切换地越快。因此，还可以提高包括栅极驱动器和开关的相应转换器或逆变器的切换速度。还可以实现切换损耗与EMI或安全操作区域之间的更好的权衡。[0024]在双输出栅极驱动器中，当只操作两个输出端中的一个时，可以将另一输出端保持在高阻抗状态。然而，对于功率晶体管，第二输出端的高阻抗操作具[0025]1.功率晶体管在关断状态下在dv/dt事件期间对寄生接通较灵敏。[0026]2.在接通状态下的高侧箱位强度相对较弱。[0027]因此，根据多输出栅极驱动器系统的实施方式，第二输出端支持关断状态箱位至负栅极电压以及接通状态箱位至正栅极电压两者。箱位是指相关驱动器级、电路或输出FET的激活。箱位高是指激活相关驱动器的源供级。箱位低是指激活相关驱动器的吸收级。[0028]一旦第一输出端的栅极电压达到某电平(在该电平处，驱动的晶体管的电流和电压的切换瞬态已经经过)时，多输出栅极驱动器系统就将第一输出端的状态复制到第二输出端。该功能可以例如通过在下文进一步详细描述的电压比较器来实现，所述电压比较器监测瞬时栅极电压。如果功率晶体管的栅极电压低于功率晶体管的栅极发射极或栅极源极阈值，则可以将栅极箔位至负栅极电压。类似地，如果栅极电压接近正轨，则栅极可以被箔6[0029]图1A示出了多输出栅极驱动器系统100的示意图，包括：功率器件108,具有点；第一驱动器104,具有输入端和耦接至栅极节点的输出端OUT₁;第二驱动器102,具有输入端和耦接至栅极节点的输出端OUT₂;第一比较器CP₁,具有耦接至第二驱动器102的输出端的正输入端、耦接至第一参考电压Vn的负输入端以及输出端；第二比较器CP₂,具有耦接至第二驱动器102的输出端的负输入端、耦接至第二参考电压V₀FF的正输入端以及输出端；以及逻辑电路106,具有用于接收用于接通和关断功率器件的控制信号的第一输入端、耦接至第一比较器CP₁的输出端和第二比较器CP₂的输出端的第二输入端、耦接至第一驱动器104的输入端的第一输出端112、以及耦接至第二驱动器102的输入端的第二输出端110。在图1A中，逻辑电路106可以实现为硬件或软件。由逻辑电路106接收至少两个输入信号：用于改变功率器件108的状态的接通/关断信号，以及与比较器CP₁和CP₂的输出相关联的信号。根据逻辑电路106使用的逻辑功能，可以实现“n”比特宽的输入总线，该“n”比特宽取决于例如所使用的输出的数量。例如，在图1A的实施方式中，可以使用对应于两个不同输入信号的两比特宽的输入总线。下面将进一步详细描述逻辑电路106和整个多输出栅极驱动器系统100的操[0030]包括栅极驱动器102和104、比较器CP₁和CP₂以及逻辑电路106的栅极驱动器电路116可以实现为包括其它电路诸如微处理器以及实施方式中的其它电路的单个集成电路。在其它实施方式中，也可以使用分立部件或多个集成电路或者分立部件和多个集成电路的组合。[0031]在图1A中，使用了两个栅极电阻器Rg₁和Rg₂。栅极电阻器Rg₁耦接在驱出端与功率器件108的栅极节点之间。栅极电阻器Rg₂耦接在驱动器102的输出端与功率器件108的栅极节点之间。具有相同值或不同值的单电阻元件可以用于栅极电阻器Rg₁和Rg₂。然而，替选的并联电阻器电路114也可以用于适应各种操作模式。并联电阻器电路114示出了与二极管D串联组合的第一电阻器Rg₀FF○第一电阻器和二极管与第二电阻器Rg₀并联。在实施方式中，并联电阻器电路114中的第一电阻器和第二电阻器可以具有不同的值。在这种情况下，并联电阻器电路114在从功率器件108的栅极吸收或源供电流时将具有不同的值。如果使用了具有用于源供电流的单独端子(连接至电阻器Rg₀)和用于吸收电流的单独端子[0032]在每个比较器CP₁和CP₂的输入端和/或输出端处的滤波器是可选的。例如，在图13和图14中示出了合适的滤波器布置，下面将进一步详细描述。保持去激活(在高阻抗中)的OUT₁的转换之后的适当的时间间隔期间是可能的。在关断瞬态一旦栅极电压高于CP₁的阈值(V₀)时，0UT₂被激活。如果改变控制以将两个输出端(OUT₁和OUT₂)一起切换，以便得到总体的较低栅极电阻，则在两个驱动器级的情况下原则上不需要监测比较器。下面将进一步详细地解释没有两个比较器CP₁和CP₂的替选实施方式。在该实施方式中，仍然可以对第二输出端OUT₂进行感测。如果并行使用多于两个驱动器级，则应该对作为最后一个的输出端进行感测以与其它输出端(图1A中未示出)一起主动地切换。可替选[0034]图1A中示出的多输出栅极驱动器系统100的电阻和电压范围可以改变以适应特定7的应用。态。以替代地被保留在HiZ(高阻抗状态)中。通状态或关断状态。[0038]图2A是多输出栅极驱动器系统200的另一实施方式的示意图，该实施方式仅使用第二输出端OUT₂作为栅极箱位。在栅极驱动器系统200中，只有当第一输出端OUT₁已达到其中不需要第二栅极电阻器。此外，前面已经描述了图2A中所示的所有编号部件。个IN、INF、OUT₁和OUT₂逻辑状态。另外，还示出了图2A的电路实施方式的输出阻抗和操作状态。[0040]图3A是多输出栅极驱动器系统300的另一实施方式的示意图，其中，第二输出端OUT₂能够通过电阻器Rg₂与OUT₁并行地源供栅极电流。此外，在关断状态期间，第二输出端OUT₂可以用作有源米勒(Miller)箱位引脚。当然，有源米勒箔位性能可以通过与Rg₂并联的可选二极管降低。在栅极驱动器系统300中，示出了与电阻器Rg₂并联的二极管。此外，前面已经描述了图3A中所示的所有编号部件。[0041]图3B是图3A的电路实施方个IN、INF、OUT₁和OUT₂逻辑状态。另外，还示出了图3A的电路实施方式的输出阻抗和操作状态(以及相关的控制设置)。[0042]图1A至图3A的使用两个比较器监测栅极电压的实施方式可能导致图4所示的可能时序图400,其中，总体时序图404以及放大的时序图402和406示出了比较器的进一步操作细节以及可选的安全时间延迟。在一个比较器或另一比较器检测到栅极电压达到相应的阈值电压(其可能需要时间段tTDON或tTDOFF)之后，在将任一比较器的决定发送至逻辑电路之[0043]时序图404示出了整体开关序列，其中两个输出端(OUT₁和OUT₂)都处于关断状态、输出端OUT₁处于关断状态、然后两个输出端(OUT₁和OUT₂)再次处于关断状态。示例时序图404假定控制设置确定了该序列。控制设置根据比较器的决定或者独立于比较器的决定来[0044]时序图406示出了接通序列的进一步细节，包括OUT₁和0UT₂波形，以及来自比较器CP₁的输出信号(OUT_CP₁和可选的延迟OUT_CP₁_DEL)。差分电压V表示在接通状态期间的最终栅极电压与比较器CP₁的触发阈值之间的差值。[0045]时序图402示出了关断序列的进一步细节，包括OUT₁和OUT₂波形，以及来自比较器CP₁的输出信号(OUT_CP₁和可选的延迟OUT_CP₁DEL)。差分电压Vop表示在关断状态期间的最终栅极电压与比较器CP₂的触发阈值之间的差值。可替选地，其可以表示接地(零伏特)与8比较器CP₂的触发阈值之间的差值。[0046]根据系统相关的条件，第二输出端OUT₂可以取决于比较器并且取决于可选的附加不同的时序图。[0047]总之，图1A至图3B所示的多输出栅极驱动器系统实施方式提供了功率器件栅极电压的改进的关断状态箱位和接通状态箱位。这又进而支持了更紧密的栅极控制和对寄生效应的较小灵敏度。因此，所有非激活的输出端(在双输出实施方式中的一个输出端或多输出实施方式中的更多个输出端)可以用于栅极箱位至正轨(接通状态)或负轨(关断状态)。[0048]对于给定的电阻Rg驱动栅极，功率晶体管特别是IGBT的漏极/集电极电压的变化率取决于功率晶体管是接通还是关断而对于增加的集电极电流呈现出相反的行为。如图5所示并且将在下面进一步详细描述，在接通时，漏极/集电极dv/dt随着较高的集电极电流而减小，而在关断时，漏极/集电极dv/dt随着较高的集电极电流而增大。例如，图表500示出了在接通模式502期间的集电极电压的dv/dt,以及在关断模式504期间的集电极电压的dv/dt。注意，在两种操作模式下，dv/dt呈现高dv/dt操作模式的区域和低dv/dt操作模式的区[0049]在应用中特别是在指定了最大允许漏极/集电极dv/dt的驱动系统中，这种切换行为可能导致过高的漏极/集电极dv/dt值。根据实施方式，如图6所示并且将在下面进一步详细描述，使用这样的栅极驱动电路：其具有两个独立的输出端，并且在高集电极电流下两个输出端并行操作，而在轻负载下仅使用一个驱动器输出端，同时另一驱动器输出端保持在三态。[0050]为了实现更恒定的漏极/集电极dv/dt,选择性地使用减小的栅极电阻Rg来增加接通时的漏极/集电极dv/dt用于较高的负载电流，而选择性地使用减小的Rg来增加关断时的漏极/集电极dv/dt用于减小的负载电流。[0051]图6示出了多输出栅极驱动器系统600的示意图，包括：功率器件108,具有栅极节点；第一驱动器104,具有输入端和耦接至栅极节点的输出端OUT₁;第二驱动器102,具有输入端和耦接至栅极节点的输出端OUT₂;以及逻辑电路106,具有用于接收控制信号(接通-关断)的输入端、耦接至第一驱动器104的输入端的第一输出端112以及耦接至第二驱动器102的输入端的第二输出端110。[0052]通过在高的漏极/集电极电流下设置栅极电阻Rgf*<Rf,其中Rgf*=Rg||Rgf,漏极/集电极dv/dt可以被设置成非常接近于在低的漏极/集电极电流下利用栅极电阻Rg获得的值的值，从而在整个负载范围内维持低切换损耗，同时出于EMI原因维持dv/dt电平。[0053]这可以通过激活第二栅极驱动沟道来实现，从而有效栅极电阻为Rgf*=Rg||Rgf,如由如图6所示的栅极驱动器系统600所实现的。然而，针对功率晶体管108的接通和关断两者设置较低有效栅极电阻只有针对高的漏极/集电极电流启用输出端OUT₂才能实现。特别地，在关断时，在高的集电极电流下激活第二栅极驱动通道OUT₂将产生甚至更高的并且因此不期望的漏极/集电极dv/dt。在高的负载电流下，较低的栅极电阻有利于仅在功率晶体管108的接通期间增加在漏极/集电极处的dv/dt的最大值。[0054]因此，不能有效地使用控制策略，在该控制策略中，针对接通和关断阶段两者，在高集电极电流操作期间激活第二输出端OUT₂。9[0055]为了获得限制漏极/集电极d/dt的最大益处，根据实施方式，接通和关断阶段被解耦并相反地处理，其中较低栅极电阻用于接通而较高栅极电阻用于关断。例如，下面参照图8进一步详细地说明和解释低dv/dt操作模式和高dv/dt操作模式。[0056]图7示出了多输出栅极驱动器系统的替选实施方式的示意图700,其中二极管D与第二栅极电阻器Rgf串联连接。除了添加二极管D之外，该实施方式与图6中所示的相同。上文已经参照图6识别和描述了图7中所示的所有其他部件。[0057]因此，如图7所示，可以通过向栅极电阻器Rgf添加串联二极管D来实现在高漏极/集电极电流操作期间第二输出端的OUT₂吸收能力的去激活。包括二极管D在关断期间禁止了电流流入端子OUT₂,但在接通期间仍允许电流。[0058]在更进一步的实施方式中，可以独立地控制每个驱动器102和104.但是，完全独立控制会导致整个系统解决方案更加复杂。[0059]根据实施方式，栅极驱动器IC自身中用于输出端OUT₁和OUT₂的控制方案基于输入控制信号。用于维持恒定dv/dt的控制方案遵循图8的图表800中给出的规则。在第一接通模式802期间，仅需要单个栅极电阻器和驱动器。在第二接通模式804期间，需要两个栅极电阻器和驱动器。相反，在第一关断模式806期间，需要两个栅极电阻器和式808期间，仅需要单个栅极电阻器和驱动器。[0060]逻辑电路106的技术实现是简单的逻辑，其基于两个控制信号(IN和INF)激活输出端OUT₁和/或OUT₂。逻辑电路106可以利用硬件逻辑门或者根据需要用软件实现。图9的表900中示出了逻辑电路106的输入端与输出端的关系的示例逻辑表。另外，还示出了图6的电路实施方式的输出阻抗和操作状态。[0061]在第一逻辑状态期间，IN输入端和INF输入端两者均为低，并且输出端OUT₁和OUT₂[0063]在第三逻辑状态期间，IN输入端为低，INF输入端从低转变为高，并且输出端OUT₁[0064]在第四逻辑状态期间，IN输入端为高并且INF输入端为低。输出端OUT₁和OUT₂两者[0065]在第五逻辑状态期间，IN输入端从逻辑高转变为逻辑低，并且INF为低。输出端[0066]在第六逻辑状态期间，IN输入端为高并且INF输入端从逻辑低转变为逻辑高。输出[0068]在第八逻辑状态期间，IN输入端为低并且INF输入端从逻辑高转[0069]在第九逻辑状态期间，IN输入端从逻辑低转变为逻辑高并且INF输入端为高。输出[0070]在第十逻辑状态期间，所有输入端和输出端都处于逻辑高。可替选地，OUT₂输出端[0071]在第十一逻辑状态期间，IN输入端为高并且INF输入端从逻辑高转变为逻辑低。输[0072]在第十二逻辑状态期间，IN输入端从逻辑高转变为逻辑低，并且INF输入端处于逻辑高。OUT₁输出端从逻辑高转变为逻辑低，并且OUT₂输出端从逻辑高转变为高阻抗状态。节点的各个信号波形。IN波形的上升沿发生在时间1002,并且OUT₂波形的上升沿在时间1004完全切换。IN波形的下降沿发生在时间1006,并且0UT₂波形的下降沿在时间1008完全间间隔期间，OUT₂处的电压跟随由输出端OUT₁驱动的功率开关的栅极处的电压。当OUT₂根据0UT₁切换时，上升沿或下降沿变得更快。这种切换行为导致图10中所示的OUT₂波形的“倾斜”特征。在功率开关的栅极处达到的特定电压电平，其可以通过阈值比较器来检测，如图1A至图3B或图12所示。[0075]例如，在图11中，多输出栅极驱动器系统的替选实施方式的示意图1100包括延迟/时间电路118,其具有耦接至逻辑电路106的第一输入端和第二输入端，以及耦接至第二驱动器102的输出端。另外，图11中所示的示意图与图6中所示的并且先前描述的示意图基本相同。[0076]作为另一示例，在图12中，多输出栅极驱动器系统的替选实施方式的示意图1200包括第一比较器CP₁和第二比较器CP₂,比较器每个包括输入滤波器和/或输出滤波器。比较器CP₁的正输入端耦接至第一驱动器104的输出端，比较器CP₁的负输入端通过阈值电压V₀N耦接至第二驱动器102的输出端，并且比较器CP₁的输出端耦接至逻辑电路106的输入端。比较器CP₂的负输入端耦接至第一驱动器104的输出端，比较器CP2的正输入端通过阈值电压VFF耦接至第二驱动器102的输出端，并且比较器CP₂的输出端耦接至逻辑电路106的输入端。另外，图12中所示的示意图与图6中所示的并且先前描述的示意图基本相同。[0077]图13示出了实施方式多输出栅极驱动器系统1300,其中明确地示出了多于两个驱路1312在逻辑电路1306的控制下选择驱动器输出端中的一个耦接至比较器CP₁和CP₂的输入端。比较器CP₁和CP₂的输出端通过低通滤波器1305耦接至逻辑电路1306的输入端。逻辑电路1306接收“n”比特接通-关断信号。除了选择电路的操作和多于两个驱动器的明确存在外，多输出栅极驱动器系统1300的操作类似于参照图1A至图3B描述的实施方式。[0078]图14示出了另一实施方式多输出栅极驱动器系统1400,其中明确地示出了多于两11Rgon2、Rgoff2、Rgon_n-1、Rgoff_n-1、Rgon_n和Rgoff_n。栅极电阻器又耦接至功率器件1408的栅极节点。选择电路1412在逻辑电路1406的控制下选择驱动器输出端中的一个耦接至比较器CP₁和CP₂的输入端。比较器CP₁和CP₂的输出端通过低通滤波器1405耦接至逻辑电路1406的输入端。逻辑电路1406接收“n”比特接通-关断信号。除了选择电路1412的操作和多于两个驱动器的明确存在之外，多输出栅极驱动器系统1400的操作类似于参照图1A至图3B描述的实施方式。[0079]虽然已经参考说明性实施方式描述了本发明，但是该描述并不意在被解释为限制性的。在参考本说明书时，本领域技术人员将清楚说明性实施方式的各种修改和组合以及本发明的其他实施方式。因此，所附权利要求意在涵盖任何这样的修改或实施方式。[0083]第一驱动器，具有输入端和耦接至所述栅极节点的输出端，用于主动地接通和关断所述功率器件；[0084]第二驱动器，具有输入端和耦接至所述栅极节点的输出端；[0085]第一比较器，具有耦接至所述第二驱动器的输出端的第一输入端、耦接至第一参考电压的第二输入端以及输出端；[0086]第二比较器，具有耦接至所述第二驱动器的输出端的第一输入端、耦接至第二参考电压的第二输入端以及输出端；以及[0087]逻辑电路，具有用于接收用于接通和关断所述功率器件的控制信号的第一输入端、耦接至所述第一比较器的输出端和所述第二比较器的输出端的第二输入端、耦接至所述第一驱动器的输入端的第一输出端以及耦接至所述第二驱动器的输入端的第二输出端，[0088]其中，所述逻辑电路的第二输入端上的信号指示所述第二驱动器的输出是否达到或超过所述第一参考电压或者所述第二驱动器的输出是否达到或低于所述第二参考电压，并且所述第二驱动器的输出端被配置成响应于所述逻辑电路的第二输出端上的信号而被相应地箱位至正电压轨或负电压轨。[0089](2)根据(1)所述的多输出栅极驱动器系统，其中，所述第二驱动器被配置成在接通操作模式和关断操作模式两者期间被箱位。[0090](3)根据(1)所述的多输出栅极驱动器系统，其中，所述第二驱动器被配置成在接通操作模式期间被箔位，并且被配置成在关断操作模式期间主动地切换。[0091](4)根据(1)所述的多输出栅极驱动器系统，其中，所述第二驱动器被配置成在关断操作模式期间被箱位，并且被配置成在接通操作模式期间主动地切换。[0092](5)根据(1)所述的多输出栅极驱动器系统，其中，所述第二驱动器被配置成响应于由所述逻辑电路接收的附加控制信号而被箔位或主动地切换。[0093](6)根据(1)所述的多输出栅极驱动器系统，其中，所述第一比较器和所述第二比较器包括输入滤波器或输出滤波器中的至少一个。[0094](7)根据(1)所述的多输出栅极驱动器系统，还包括耦接在所述第一驱动器的输出端与所述功率器件的栅极节点之间的第一栅极电阻器。[0095](8)根据(7)所述的多输出栅极驱动器系统，还包括耦接在所述第二驱动器的输出端与所述功率器件的栅极节点之间的第二栅极电阻器。[0098]第一驱动器，具有输入端和耦接至所述栅极节点的输出端，被配置成用于主动地接通和关断所述功率器件；[0100]逻辑电路，具有用于接收控制信号的输入端、耦接至所述第一驱动器的输入端的第一输出端以及耦接至所述第二驱动器的输入端的第二输出端，其中，所述逻辑电路被配置成在初始接通操作模式下仅激励所述第一驱动器，并且被配置成在初始关断操作模式下激励所述第一驱动器和所述第二驱动器。[0101](10)根据(9)所述的多输出栅极驱动器系统，其中，所述第一驱动器的输出端通过第一栅极电阻器耦接至所述栅极节点，并且所述第二驱动器的输出端通过第二栅极电阻器耦接至所述栅极节点。[0102](11)根据(10)所述的多输出栅极驱动器系统，其中，所述第一栅极电阻器和所述第二栅极电阻器具有不同的电阻值。[0103](12)根据(9)所述的多输出栅极驱动器系统，其中，所述逻辑电路被配置成在第一接通操作模式下激励所述第一驱动器和所述第二驱动器中的一个，并且在第二接通操作模式下激励所述第一驱动器和所述第二驱动器两者。[0104](13)根据(9)所述的多输出栅极驱动器系统，其中，所述逻辑电路被配置成在第一关断操作模式下激励所述第一驱动器和所述第二驱动器两者，并且在第二关断操作模式下激励所述第一驱动器和所述第二驱动器中的一个。[0105](14)根据(9)所述的多输出栅极驱动器系统，还包括耦接在所述逻辑电路与所述第二驱动器之间的定时器电路。[0106](15)根据(9)所述的多输出栅极驱动器系统，还包括耦接在所述第一驱动器的输出端和所述第二驱动器的输出端与所述逻辑电路之间的第一比较器和第二比较器。[0107](16)根据(9)所述的多输出栅极驱动器系统，其中，所述第二驱动器被配置成响应于由所述逻辑电路接收的附加控制信号而被箔位或主动地切换。[0108](17)一种用于操作多输出栅极驱动器系统的方法，所述多输出栅极驱动器系统包括第一栅极驱动器和第二栅极驱动器，所述第一栅极驱动器和所述第二栅极驱动器分别包括耦接至功率器件的第一栅极驱动器输出和第二栅极驱动器输出，所述方法包括：[0109]在第一操作模式下，利用所述第一栅极驱动器输出接通所述功率器件，感测所述第二栅极驱动器输出的电压以确定是否所述第二栅极驱动器输出的电压大于第一参考电压，以及将所述第二栅极驱动器输出的电压箔位到第一箱位电压；以及[0110]在第二操作模式下，利用所述第一栅极驱动器输出关断所述功率器件，感测所述第二栅极驱动器输出的电压以确定是否所述第二栅极驱动器输出的电压小于第二参考电压，以及将所述第二栅极驱动器输出的电压箱位到第二箔位电压。[0111](18)根据(17)所述的方法，其中，在所述第一操作模式下，所述第二栅极驱动器相对于所述第一栅极驱动器被延迟。[0112](19)根据(17)所述的方法，其中，在所述第二操作模式下，所述第二栅极驱动器相对于所述第一栅极驱动器被延迟。[0113](20)根据(17)所述的方法，还包括：在所述第一操作模式下，利用第一比较器和第二比较器感测所述第二栅极驱动器输出。[0114](21)根据(17)所述的方法，还包括：在所述第二操作模式下，利用第一比较器和第二比较器感测所述第二栅极驱动器输出。[0115](22)根据(17)所述的方法，还包括：耦接所述第一栅极驱动器与所述功率器件之间的第一栅极电阻器和所述第二栅极驱动器与所述功率器件之间的第二栅极电阻器中的至少一个。[0116](23)一种用于操作多输出栅极驱动器系统的方法，所述多输出栅极驱动器系统包括第一驱动器和第二驱动器，所述第一驱动器和所述第二驱动器分别包括耦接至功率器件的输出，所述方法包括：[0117]在初始接通操作模式下仅激励所述第一驱动器；以及[0118]在初始关断操作模式下激励所述第一驱动器和所述第二驱动器。[0119](24)根据(23)所述的方法，还包括在第一接通操作模式下激励所述第一驱动器和所述第二驱动器中的一个，以及在第二接通操作模式下激励所述第一驱动器和所述第二驱动器两者。[0120](25)根据(23)所述的方法，还包括在第一关断操作模式下激励所述第一驱动器和所述第二驱动器两者，以及在第二关断操作模式下激励所述第一驱动器和所述第二驱动器中的一个。n逻辑本1/11页1