CN120224710A 半导体器件及其制备方法

(19)国家知识产权局(71)申请人深圳平湖实验室地址518116广东省深圳市龙岗区平湖街道中科亿方智汇产业园12栋(72)发明人夏云陈刚罗曦溪周紫薇戴颖(74)专利代理机构北京中博世达专利商标代理有限公司11274专利代理师赵丹(54)发明名称本公开提供了一种半导体器件及其制备方本公开提供了一种半导体器件及其制备方法，涉及半导体芯片技术领域。半导体器件包括述集电区之上，发射区设于所述漂移区远离所述集电区的一侧，栅极区设于所述漂移区远离所述集电区的一侧，所述栅极区在第一参考面的投影与所述漂移区在所述第一参考面的投影不交叠，所述第一参考面平行于所述漂移区的厚度方向，所述漂移区包括层叠设置的第一子漂移区及第二子漂移区，所述第二子漂移区位于所述第一子漂移区远离所述集电区的一侧，且所述第一子漂移区和所述第二子漂移区的掺杂类型不同。2集电区；发射区，设于所述漂移区远离所述集电区的一侧；栅极区，设于所述漂移区远离所述集电区的一侧；所述栅极区在第一参考面的投影与所述漂移区在所述第一参考面的投影不交叠，所述第一参考面平行于所述漂移区的厚度方所述漂移区包括层叠设置的第一子漂移区及第二子漂移区，所述第二子漂移区位于所述第一子漂移区远离所述集电区的一侧，且所述第一子漂移区和所述第二子漂移区的掺杂类型不同。载流子存储层，所述载流子存储层位于所述第二子漂移区和所述发射区之间，所述载流子存储层和所述第二子漂移区的掺杂类型不同。3.根据权利要求2所述的半导体器件，其特征在于，所述发射区包括分别位于所述栅极区的两侧的第一发射区和第二发射区，所述第一发射区和所述第二发射区的排布方向为第一方向；所述载流子存储层包括：第一子载流子存储层，位于所述第一发射区和所述第二子漂移区之间；第二子载流子存储层，位于所述第二发射区和所述第二子漂移区之间。4.根据权利要求3所述的半导体器件，其特征在于，沿所述第一方向，所述第一子载流子存储层和所述第二子载流子存储层之间具有间隔；所述第二子漂移区的部分位于所述间隔内。5.根据权利要求4所述的半导体器件，其特征在于，所述半导体器件还包括位于所述栅极区下方的栅介质层；所述第二子漂移区的位于所述间隔内的部分与所述栅介质层接触。6.根据权利要求3所述的半导体器件，其特征在于，沿第一方向，所述第一子载流子存储层和所述第二子载流子存储层相连接；所述第二子漂移区位于所述第一子载流子存储层和所述第二子载流子存储层的下方。7.根据权利要求3-6中任一项所述的半导体器件，其特征在于，所述半导体器件还包括位于所述栅极区下方的栅介质层；所述第一子载流子存储层的部分和所述第二子载流子存储层的部分均向靠近所述栅极区的方向延伸，并与所述栅介质层接触。8.根据权利要求3所述的半导体器件，其特征在于，所述第一发射区包括掺杂类型不同的第一子发射区和第二子发射区，所述第一子发射区和所述第二子发射区沿所述第一方向排列，且相比于所述第二子发射区，所述第一子发射区远离所述栅极区；所述第二发射区包括掺杂类型不同的第三子发射区和第四子发射区，所述第三子发射区和所述第四子发射区沿所述第一方向排列，且相比于所述第三子发射区，所述第四子发射区远离所述栅极区。3第一阱区，所述第一阱区位于所述第一发射区和所述第一子载流子存储层之间；第二阱区，所述第二阱区位于所述第二发射区和所述第二子载流子存储层之间；所述第一阱区的部分和所述第二阱区的部分均向靠近所述栅极区的方向延伸，并于所述栅介质层接触。10.根据权利要求1-6中任一项所述的半导体器件，其特征在于，还包括：第一金属层，位于所述集电区远离所述漂移区的一侧；第二金属层，位于所述漂移区远离所述集电区的一侧，且与所述发射区欧姆接触；隔离介质层，所述隔离介质层位于所述第二金属层和所述栅极区导体之间。依次形成层叠设置的集电区、第一子漂移区及第二子漂移区，所述第一子漂移区和所述第二子漂移区的掺杂类型不同；对所述第二子漂移区远离所述集电区的表面进行离子注入，以形成发射区；在所述第二子漂移区远离所述集电区的一侧形成栅极区；所述栅极区在第一参考面的投影与所述漂移区在所述第一参考面的投影不交叠，所述第一参考面平行于所述第二子漂移区的厚度方向。4半导体器件及其制备方法技术领域[0001]本公开涉及半导体芯片技术领域，尤其涉及一种半导体器件及其制备方法。背景技术[0002]绝缘栅双极型晶体管(InsulatedGateBipolarTransistor,IGBT)作为一种兼具金属-氧化物半导体场效应晶体管(MOSFET)高输入阻抗和双极型晶体管(BJT)低导通压降优点的复合型功率半导体器件，在新能源发电、电动汽车、工业变频器及智能电网等领域中占据重要地位。[0003]平面型IGBT器件，因其制造工艺简单、可靠性强且成本可控，成为中高压应用场景的主流技术路线之一。发明内容[0004]本公开的实施例提供一种半导体器件及其制备方法，旨在解决半导体器件栅介质[0005]为达到上述目的，本公开的实施例采用如下技术方案：所述集电区之上。发射区设于所述漂移区远离所述集电区的一侧。栅极区设于所述漂移区远离所述集电区的一侧，所述栅极区在第一参考面的投影与所述漂移区在所述第一参考面的投影不交叠，所述第一参考面平行于所述漂移区的厚度方向。所述漂移区包括层叠设置的第一子漂移区及第二子漂移区，所述第二子漂移区位于所述第一子漂移区远离所述集电区的一侧，且所述第一子漂移区和所述第二子漂移区的掺杂类型不同。[0006]当本发明半导体器件工作在耐压状态时，栅极区电压为0电位或负电位，发射区为低电位，集电区为高电位。此时，第二子漂移区和第一子漂移区形成的PN结处于反偏状态，将承担部分电场，从而降低栅氧处的电场峰值，使器件内电场分布更加均匀，有利于提高半导体器件的击穿电压，提高半导体器件的预期寿命和可靠性。[0007]此外，电场分布的改善能够令温度分布更均匀，避免半导体器件因表面电场过高发生表面过热，进一步提升半导体器件的预期寿命和可靠性。[0008]在一种可行的实施例中，半导体器件还包括载流子存储层，所述载流子存储层位于所述第二子漂移区和所述发射区之间，所述载流子存储层和所述第二子漂移区的掺杂类型不同。[0009]当本发明半导体器件工作在导通状态时，栅极区电压大于阈值电压，发射区为低电位，集电区为高电位。从集电区注入的空穴在漂移区扩散时被载流子存储层部分阻挡，形成局部空穴积累，显著增加漂移区的载流子浓度，从而降低导通电阻。[0010]在一种可行的实施例中，所述发射区包括分别位于所述栅极区的两侧的第一发射区和第二发射区，所述第一发射区和所述第二发射区的排布方向为第一方向。所述载流子存储层包括第一子载流子存储层和第二子载流子存储层，第一子载流子存储层位于所述第5一发射区和所述第二子漂移区之间。第二子载流子存储层，位于所述第二发射区和所述第二子漂移区之间。[0011]在一种可行的实施例中，沿所述第一方向，所述第一子载流子存储层和所述第二子载流子存储层之间具有间隔。所述第二子漂移区的部分位于所述间隔内。[0012]在一种可行的实施例中，所述半导体器件还包括位于所述栅极区下方的栅介质层。所述第二子漂移区的位于所述间隔内的部分与所述栅介质层接触。[0013]在一种可行的实施例中，沿第一方向，所述第一子载流子存储层和所述第二子载流子存储层相连接。所述第二子漂移区位于所述第一子载流子存储层和所述第二子载流子存储层的下方。[0014]相连接的第一子载流子存储层和第二子载流子存储层，既可以保持载流子存储层[0015]在一种可行的实施例中，所述半导体器件还包括位于所述栅极区下方的栅介质层。所述第一子载流子存储层的部分和所述第二子载流子存储层的部分均向靠近所述栅极区的方向延伸，并与所述栅介质层接触。[0016]若半导体器件工作于耐压状态，第二子漂移区和第一子漂移区形成的PN结处于反偏状态，将承担部分电场，使电场分布更加均匀，并且可以降低栅介质层处的电场，有利于提高半导体器件的击穿电压，并且提高半导体器件的预期寿命和可靠性。[0017]在一种可行的实施例中，所述第一发射区包括掺杂类型不同的第一子发射区和第二子发射区，所述第一子发射区和所述第二子发射区沿所述第一方向排列，且相比于所述第二子发射区，所述第一子发射区远离所述栅极区。所述第二发射区包括掺杂类型不同的第三子发射区和第四子发射区，所述第三子发射区和所述第四子发射区沿所述第一方向排列，且相比于所述第三子发射区，所述第四子发射区远离所述栅极区。[0018]在一种可行的实施例中，还包括：第一阱区，所述第一阱区位于所述第一发射区和所述第一子载流子存储层之间；第二阱区，所述第二阱区位于所述第二发射区和所述第二子载流子存储层之间；所述第一阱区的部分和所述第二阱区的部分均向靠近所述栅极区的[0019]当本发明半导体器件工作在导通状态时，栅极区电压大于阈值电压，发射区为低电位，集电区为高电位。在栅极区电压的作用下，第一阱区和第二阱区表面形成电子反型层，第二子发射区及第三子发射区分别通过第一阱区和第二阱区表面的电子反型层与载流子存储层构成PNPN晶闸管，该PNPN晶闸管随着集电区电流的增加而逐渐开启。若该PNPN晶闸管完全开启后，第一子漂移区和第二子漂移区中包括大量的自由载流子，而阱区和载流子存储层形成的PN结依然为反偏状态。[0020]若半导体器件关断，即由导通状态切换至耐压状态，栅极区电压由大于阈值电压变为小于或等于OV。半导体器件沟道逐渐关断，半导体器件的耗尽区逐渐扩展，耗尽区由第一阱区/第二阱区和载流子存储层构成的PN结逐渐向第二子漂移区扩展，由于载流子存储层厚度较窄，因此PN结上能承受电压较小，当电场扩展到第二子漂移区时，P型掺杂的第二子漂移区使得此区域无法承受高电压，因此可以使器件在较低的电压下将第二子漂移区中的空穴抽取，加快关断时空穴抽取，提高关断速度，从而降低半导体器件的关断损耗，提升6半导体器件可靠性。[0021]在一种可行的实施例中，还包括：第一金属层，位于所述集电区远离所述漂移区的一侧；第二金属层，位于所述漂移区远离所述集电区的一侧，且与所述发射区欧姆接触；所述栅极区还包括第二介质层，所述第二介质层位于所述第二金属层和所述栅极区导体之[0022]另一方面，提供一种半导体器件的制备方法，包括：依次形成层叠设置的集电区、第一子漂移区及第二子漂移区，所述第一子漂移区和所述第二子漂移区的掺杂类型不同；对所述第二子漂移区远离所述集电区的表面进行离子注入，以形成发射区；在所述第二子漂移区远离所述集电区的一侧形成栅极区；所述栅极区在第一参考面的投影与所述漂移区在所述第一参考面的投影不交叠，所述第一参考面平行于所述第二子漂移区的厚度方向。[0023]可以理解地，本公开的上述实施例提供的半导体器件的制备方法，其所能达到的有益效果可参考上文中半导体器件的有益效果，此处不再赘述。附图说明[0024]为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍。[0025]图1为根据一些实施例提供的一种电子设备的结构图；图2为根据一些实施例提供的一种芯片的结构图；图3为根据一些实施例提供的一种半导体器件的结构图；图4为根据一些实施例提供的另一种半导体器件的结构图；图5为根据一些实施例提供的另一种半导体器件的结构图；图6为根据一些实施例提供的半导体器件的一种制备方法的流程图；图7为根据一些实施例提供的半导体器件的另一种制备方法的流程图；图8至图15为图7制备方法中各个步骤对应的半导体结构图。具体实施方式[0026]下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。7义是两个或两个以上。些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦接”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。[0033]本文中“被配置为”的使用意味着开放和包容性的语言，其不排除被配置为执行额外任务或步骤的设备。可接受偏差范围内的平均值，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。[0036]本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。[0037]如本文所使用的，术语“衬底”是指可以在其上添加后续的材料层的材料。衬底本身可以被图案化。被添加在衬底上的材料可以被图案化或者可以保持不被图案化。此外，衬诸如玻璃、塑料或蓝宝石晶圆之类的非导电材料制成。[0038]图1为根据一些实施例提供的一种电子设备的结构图。如图1所示，本公开实施例提供了一种电子设备1000,电子设备1000可以为电动汽车的电力转换系统、移动电话的充电装置、笔记本电脑的电源适配装置等具有功率转换功能的产品或部件，电子设备1000还可以为笔记本电脑、平板电脑、移动电话、可穿戴设备和车载设备等不同类型的用户设备或者终端设备，也可以是应用于上述电子设备中的功率放大装置。应当理解，电子设备1000还可以为放大器、调制器、基站、雷达等设备中具有信号接收/发射实施例对上述电子设备1000的具体形式不做特殊限制。[0039]下面以电子设备1000为具有功率转换功能的电子设备为例，对本公开的一些实施8例进行示意性说明，但是本公开的实施方式不限于此，并且也可以考虑任何其它显示装置，只要应用相同的技术思想即可。[0040]在图1中，电子设备1000例如包括芯片1001及电路板1002,芯片1001与电路板1002耦接，电路板1002被配置为向芯片1001供电及传输信号。示例性的，参见图2,图2为根据一些实施例提供的一种芯片的结构图。芯片1001包括半导体器件100和封装基板200,并且半导体器件100与封装基板200耦接。[0041]图3为根据一些实施例提供的一种半导体器件的结构图。半导体器件100可以为及栅极区302。示例性的，漂移区103位于集电区101的一侧，发射区107位于漂移区103远离集电区101的一侧，栅极区302位于漂移区103远离集电区101的一侧，并且发射区107在第一参考面的投影与漂移区103在第一参考面的投影交叠，栅极区302在第一参考面的投影与漂移区103在第一参考面的投影不交叠。其中，第一参考面平行于漂移区103的厚度方向z。示[0042]在一些可行的实施例中，发射区107包括掺杂类型不同的第一子发射区107a以及第二子发射区107b,第一子发射区107a和第二子发射区107b沿第一方向x排布，并且相比于第二子发射区107b,第一子发射区107a更远离栅极区302。示例性的，第一子发射区107a的掺杂类型为P型，第二子发射区107b的掺杂类型为N型，并且第二子发射区107b的掺杂浓度大于阱区106的掺杂浓度。[0043]在一些可行的实施例中半导体器件100还包括阱区106、第一金属层301、栅介质层303、隔离介质层304以及第二金属层305。[0044]第一金属层301为位于集电区101远离漂移区103的一侧，栅介质层303位于栅极区302靠近集电区101的一侧，第二金属层305位于漂移区103远离集电区101的一侧，且第二金属层305与发射区107形成欧姆接触，隔离介质层304位于栅极区302和第二金属层305之间，第二金属层305的部分向栅介质层303延伸并且与栅介质层303接触。[0045]示例性的，栅介质层303和/或隔离介质层304的材料包括氧化硅(SiO₂)、氧化铪(Hf0₂)、氧化铝(Al₂0₃)以及氮化硅(Si₃N₄)中任意一种或者几种的组合。其中，栅介质层303包括的材料可以与隔离介质层304相同，也可以与隔离介质层304不同。若栅介质层303的材料与隔离介质层304相同，则栅介质层303和隔离介质层304可以被视为整体，不包括如图3中所示的分界线。[0046]阱区106位于漂移区103和发射区107之间，阱区106的部分向栅极区302延伸，并且与栅介质层303接触。示例性的，阱区106的掺杂类型为P型，且阱区106的掺杂浓度小于第一子发射区107a的掺杂浓度。[0047]图4为根据一些实施例提供的另一种半导体器件的结构图。半导体器件100包括集质层303。[0048]缓冲层102位于集电区101的一侧。漂移区103位于缓冲层102远离集电区101的一侧，漂移区103包括第一子漂移区103a和第二子漂移区103b,第一子漂移区103a位于缓冲层102远离集电区101的一侧，第二子漂移区103b位于第一子漂移区103a远离集电区101的一侧，第一子漂移区103a和第二子漂移区103b的掺杂类型不同，示例性的，第一子漂移区103a9的掺杂类型为N型，第二子漂移区103b的掺杂类型为P型。[0049]发射区位于漂移区103远离集电区101的一侧，栅极区302位于漂移区103远离集电区101的一侧，并且发射区在第一参考面的投影与漂移区103在第一参考面的投影交叠，栅极区302在第一参考面的投影与漂移区103在第一参考面的投影不交叠。其中，第一参考面平行于漂移区103的厚度方向z。[0050]发射区包括第一发射区107和第二发射区108,第一发射区107和第二发射区108分别位于栅极区302的两侧。第一发射区107包括掺杂类型不同的第一子发射区107a和第二子发射区107b,第一子发射区107a和第二子发射区107b沿第一方向x排布，且二者相接触，第一方向x为第一发射区107和第二发射区108的排布方向。相比于第二子发射区107b,第一子发射区107a更远离栅极区302。示例性的，第一子发射区107a的掺杂类型为P型，第二子发射区107b的掺杂类型为N型。第二发射区108包括掺杂类型不同的第三子发射区108a和第四子发射区108b,第三子发射区108a和第四子发射区108b沿第一方向x排列，且二者相接触。相比于第三子发射区108a,第四子发射区108b更远离栅极区302。示例性的，第三子发射区108a的掺杂类型为N型，第四子发射区108b的掺杂类型为P型。第一子发射区107a的掺杂浓度与第四子发射区108b的掺杂浓度相同，第二子发射区107b的掺杂浓度与第三子发射区108a的掺杂浓度相同。[0051]载流子存储层105包括第一子载流子存储层105a和第二子载流子存储层105b,第一子载流子存储层105a位于第一发射区107和第二子漂移区103b之间，第二子载流子存储层105b位于第二发射区108和第二子漂移区103b之间，第一子载流子存储层105a的部分和第二子载流子存储层105b的部分均向靠近栅极区302的方向延伸，并与栅介质层303接触。其中，栅介质层303位于栅极区302靠近集电区101的一侧。第一子载流子存储层105a的掺杂浓度和第二子载流子存储层105b的掺杂浓度相同，第一子载流子存储层105a的掺杂浓度小于第二子发射区107b的掺杂浓度。[0052]在半导体器件100处于导通状态的情况下，栅极区302的电压大于阈值电压，栅极区沟道开启，第二金属层305即第一发射区107和第二发射区108接地，第一金属层301即集电区101接收的电压大于0V,从集电区101注入的空穴在漂移区103扩散时被载流子存储层105部分阻挡，形成局部空穴积累，显著增加漂移区103的载流子浓度，从而降低半导体器件100的导通电阻。[0053]在一些可行的实施例中，如图4所示，第一子载流子存储层105a和第二子载流子存储层105b之间具有间隔，第二子漂移区103b位于该间隔内的部分与栅介质层303接触。[0054]阱区106包括第一阱区106a和第二阱区106b,第一阱区106a位于第一发射区107和第一子载流子存储层105a之间，第二阱区106b位于第一发射区107和第二子载流子存储层105b之间。第一阱区106a和第二阱区106b的部分均向靠近栅极区302的方向延伸，并与栅介质层303接触。第一阱区106a的掺杂浓度与第二阱区106b的掺杂浓度相同，第一阱区106a的掺杂浓度大于第二子漂移区103b的掺杂浓度，并且第一阱区106a的掺杂浓度小于第一子发射区107a的掺杂浓度。[0055]在半导体器件100工作于耐压状态的情况下，栅极区302的电压小于或者等于0V,栅极沟道关闭，第二金属层305即第一发射区107和第二发射区108接地，第一金属层301即集电区101的电压大于OV。此时，载流子存储层105和阱区106形成的PN结处于反偏状态，第二子漂移区103b和第一子漂移区103a形成的PN结处于反偏状态，二者同时承担电场，使电场分布更均匀，并且可以降低栅介质层303处的电场，有利于提高半导体器件100的击穿电压，并且提高半导体器件100的预期寿命和可靠性。此外，电场分布的改善能够令温度分布更均匀，避免半导体器件100表面过热，进一步提升半导体器件100的预期寿命和可靠性。[0056]在半导体器件100工作于正向导通状态的情况下，栅极区302的电压大于阈值电压，第二金属层305即发射区接地，第一金属层301即集电区101的电压大于OV。在栅极区302电压的作用下，阱区106表面形成电子反型层，第二子发射区107b及第三子发射区108a通过阱区106表面的电子反型层与载流子存储层105连接。P型集电区101、N型缓冲层102及N型第一子漂移区103a、P型第二子漂移区103b、以及N型载流子存储层105构成PNPN晶闸管，该PNPN晶闸管随着集电区101电流的增加而逐渐开启。若该PNPN晶闸管完全开启后，第一子漂移区103a和第二子漂移区103b中包括大量的自由载流子，则阱区106和载流子存储层105形[0057]在半导体器件100关断的情况下，栅极区302的电压由大于阈值电压变为小于或等于OV,第二金属层305即发射区的电压为OV,第一金属层301即集电区101的电压大于或者等于OV。半导体器件100由导通状态切换至关断状态后，沟道逐渐关断，半导体器件100的耗尽区逐渐扩展，耗尽区由阱区106和载流子存储层105构成的PN结逐渐向第二子漂移区103b扩展，第二子漂移区103b的存在使得此处电场很小，可以在较低的电压下将第二子漂移区103b中的空穴抽取，加快关断时空穴抽取，提高关断速度，从而降低半导体器件100的关断[0058]在半导体器件100由导通状态切换至关断状态的过程中，第一子漂移区103a存储的大量空穴通过集电区101排出，缓冲层102则能够作为载流子的快速抽取通道，加快空穴[0059]在一些可行的实施例中半导体器件100还包括第一金属层301、隔离介质层304以及第二金属层305。第一金属层301位于集电区101远离缓冲层102的一侧。第二金属层305位于漂移区103远离集电区101的一侧，并与第一发射区107以及第二发射区108形成欧姆接触。隔离介质层304位于栅极区302远离集电区101的一侧，隔离介质层304的部分向栅介质层303延伸并于栅介质层303接触。[0060]图5为根据一些实施例提供的另一种半导体器件的结构图。在图5所示的半导体器件100中，第一子载流子存储层105a和第二子载流子存储层105b相连接，第二子漂移区103b位于第一子载流子存储层105a和第二子载流子存储层105b的下方。示例性的，第一子载流子存储层105a和第二子载流子存储层105b可以被视为一个整体。图5所示的半导体器件100的其余结构与图4所示的半导体器件100基本一致，故不再赘述。[0061]若半导体器件100的JFET(寄生结型场效应晶体管，JunctionField-EffectTransistor)较窄，即第一阱区106a和第二阱区106b之间的间距较小，要做出图4中半导体器件100的第一子载流子存储层105a和第二子载流子存储层105b之间的间隔会导致半导体器件100的良率大幅降低，若要提高良率，则会显著提高工艺复杂度和生产成本。因此在图5所示实施例中，形成相连接的第一子载流子存储层105a和第二子载流子存储层105b,既可以保持载流子存储层105的功能，又能降低工艺复杂度，从而降低生产成本，提高产品良率。[0062]图6为根据一些实施例提供的半导体器件的一种制备方法的流程图。半导体器件11100的制备方法包括步骤S10至步骤S30。[0063]在步骤S10中，依次形成层叠设置的集电区101、第一子漂移区103a以及第二子漂移区103b,第一子漂移区103a和第二子漂移区103b的掺杂类型不同，得到如图8所示的半导体结构。示例性的，集电区101的掺杂类型为P型，第一子漂移区103a的掺杂类型为N型，第二子漂移区103b的掺杂类型为P型。[0064]在步骤S20中，对第二子漂移区103b远离集电区101的表面进行离子注入，以形成发射区，得到如图9所示的半导体结构。[0065]发射区在第一参考面的投影与第二子漂移区103b在第一参考面的投影交叠，该第一参考面平行于第二子漂移区103b的厚度方向z。发射区包括第一发射区107和第二发射区108.第一发射区107包括掺杂类型不同的第一子发射区107a和第二子发射区107b,第二发射区108包括掺杂类型不同的第三子发射区108a和第四子发射区108b。第一子发射区107a、第二子发射区107b、第三子发射区108a以及第四子发射区108b沿第一方向x排布。示例性的，第一子发射区107a和第四子发射区108b的掺杂类型为P型，第二子发射区107b和第三子发射区108a的掺杂类型为N型。[0066]在步骤S30中，在第二子漂移区103b远离集电区101的一侧形成栅极区302,得到如图13所示的半导体结构。[0067]栅极区302在第一参考面的投影与第二子漂移区103b在第一参考面的投影不交叠，该第一参考面平行于第二子漂移区103b的厚度方向z。[0068]图7为根据一些实施例提供的半导体器件的另一种制备方法的流程图。图8至图15为图7制备方法中各个步骤对应的半导体结构图。[0069]半导体器件100的制备方法包括步骤S11、步骤S21、步骤S31-步骤S34,以及步骤[0070]在步骤S11中，在衬底306的一侧依次形成集电区101、缓冲层102、第一子漂移区103a以及第二子漂移区103b,得到如图8所示的半导体结构。在一些可行的实施例中，可以采用外延生长在衬底306的一侧依次形成集电区101、缓冲层102、第一子漂移区103a以及第[0071]衬底306的掺杂浓度例如大于缓冲层102的掺杂浓度，集电区101的掺杂浓度例如大于第二子漂移区103b的掺杂浓度。[0072]在步骤S21中，对第二子漂移区103b远离集电区101的表面进行离子注入，以形成载流子存储层105、阱区106以及发射区，发射区包括第一发射区107以及第二发射区108,得到如图9所示的半导体结构。并采用高温退火激活注入的杂质离子。[0073]示例性的，在第二子漂移区103b远离集电区101的一侧形成硬掩模层，图案化该硬掩模层，采用离子注入工艺对第二子漂移区103b远离集电区101的表面进行离子注入，以形成掺杂类型为N型的载流子存储层105、掺杂类型为P型的阱区106以及发射区，发射区包括第一发射区107和第二发射区108,第一发射区107包括掺杂类型为P型的第一子发射区107a和掺杂类型为N型的第二子发射区107b,第二发射区108包括掺杂类型为N型的第三子发射区108a和掺杂类型为P型的第四子发射区108b。[0074]其中，载流子存储层105包括第一子载流子存储层105a和第二子载流子存储层105b,第一子载流子存储层105a位于第一发射区107和第二子漂移区103b之间，第二子载流子存储层105b位于第二发射区108和第二子漂移区103b之间，第一子载流子存储层105a的部分和第二子载流子存储层105b的部分均向靠近第二子漂移区103b远离集电区101的方向延伸。在形成载流子存储层105时，第一子载流子存储层105a和第二子载流子存储层105b在第一方向x上具有一定间隔。[0075]阱区106包括第一阱区106a和第二阱区106b,第一阱区106a位于第一发射区107和第一子载流子存储层105a之间，第二阱区106b位于第一发射区107和第二子载流子存储层105b之间。第一阱区106a和第二阱区106b的部分均向靠近第二子漂移区103b远离集电区101的方向延伸。[0076]在一些可行的实施例中，步骤S21可以被替换为步骤S22。[0077]在步骤S22中，对第二子漂移区103b远离集电区101的表面进行离子注入，以形成载流子存储层105、阱区106以及发射区，发射区包括第一发射区107以及第二发射区108,得到如图9所示的半导体结构。[0078]示例性的，在第二子漂移区103b远离集电区101的一侧形成硬掩模层，图案化该硬掩模层，采用离子注入工艺对第二子漂移区103b远离集电区101的表面进行离子注入，以形成掺杂类型为N型的载流子存储层105、掺杂类型为P型的阱区106以及发射区，发射区包括第一发射区107和第二发射区108,第一发射区107包括掺杂类型为P型的第一子发射区107a和掺杂类型为N型的第二子发射区107b,第二发射区108包括掺杂类型为N型的第三子发射区108a和掺杂类型为P型的第四子发射区108b。[0079]其中，载流子存储层105包括第一子载流子存储层105a和第二子载流子存储层105b,第一子载流子存储层105a位于第一发射区107和第二子漂移区103b之间，第二子载流子存储层105b位于第二发射区108和第二子漂移区103b之间，第一子载流子存储层105a的部分和第二子载流子存储层105b的部分均向靠近第二子漂移区103b远离集电区101的方向延伸。在形成载流子存储层105时，第一子载流子存储层105a和第二子载流子存储层105b在第一方向x上相连接，即第一子载流子存储层105a和第二子载流子存储层105b可以被视为一个整体。载流子存储层105的结构如图5所示。[0080]阱区106包括第一阱区106a和第二阱区106b,第一阱区106a位于第一发射区107和第一子载流子存储层105a之间，第二阱区106b位于第一发射区107和第二子载流子存储层105b之间。第一阱区106a和第二阱区106b的部分均向靠近第二子漂移区103b远离集电区101的方向延伸。[0081]在步骤S31中，在第二子漂移区103b远离集电区101的一侧依次形成初始栅介质层303a以及栅极区导体层302a,得到如图10所示的半导体结构。[0082]在步骤S32中，刻蚀栅极区导体层302a以形成栅极区302,得到如图11所示的半导[0083]在步骤S33中，在第二子漂移区103b远离集电区101的一侧形成初始隔离介质层304a,初始隔离介质层304a至少覆盖栅极区302远离集电区101的表面，得到如图12所示的半导体结构。示例性的，采用CVD(ChemicalVaporDeposition,化学气相沉积)工艺形成初始隔离介质层304a。[0084]在步骤S34中，刻蚀初始隔离介质层304a以及初始栅介质层303a,以形成栅介质层303以及隔离介质层304。至少暴露部分第一发射区107远离集电区101的表面以及部分第二发射区108远离集电区101的表面以形成源