CN120224719A 一种高uis可靠性平面栅碳化硅vdmos及其制备方法

司(普通合伙)35212H10D30/01(2025.01)H10D62/10(2025.01)本发明提供了一种高UIS可靠性平面栅碳化21.一种高UIS可靠性平面栅碳化硅VDMOS的制备方法，其特征在于：包括如下步骤：步骤1、在碳化硅衬底下侧面淀积金属，形成漏极金属层；在碳化硅衬底上侧面外延生长，形成漂移层；步骤2、在漂移层上方形成阻挡层，刻蚀阻挡层形成通孔，离子注入，形成栅极保护区；步骤3、去除步骤2的阻挡层，重新形成阻挡层，刻蚀阻挡层形成通孔，离子注入，形成分流区；步骤4、去除步骤3的阻挡层，重新形成阻挡层，刻蚀阻挡层形成通孔，离子注入，形成源极保护区；将所述源极保护区接地设置；步骤5、再次进行离子注入，形成P型阱区，所述漂移层上形成凸起部；步骤6、去除步骤4的阻挡层，重新形成阻挡层，刻蚀阻挡层形成通孔，离子注入，形成P型源区；步骤7、去除步骤6的阻挡层，重新形成阻挡层，刻蚀阻挡层形成通孔，离子注入，形成N型源区；步骤8、去除步骤7的阻挡层，重新形成阻挡层，刻蚀阻挡层形成通孔，淀积，形成绝缘介质层；步骤9、去除步骤8的阻挡层，重新形成阻挡层，刻蚀阻挡层形成通孔，淀积，形成栅极金属层；步骤10、去除步骤9的阻挡层，重新形成阻挡层，刻蚀阻挡层形成通孔，淀积，形成源极金属层，去除阻挡层，完成制备。2.如权利要求1所述的一种高UIS可靠性平面栅碳化硅VDMOS的制备方法，其特征在于：所述栅极保护区的宽度等于所述凸起部的宽度，所述栅极保护区位于所述凸起部正下方。3.如权利要求1所述的一种高UIS可靠性平面栅碳化硅VDMOS的制备方法，其特征在于：所述栅极保护区的厚度小于所述分流区的厚度，所述栅极保护区下侧面与所述分流区下侧面位于同一平面。4.如权利要求1所述的一种高UIS可靠性平面栅碳化硅VDMOS的制备方法，其特征在于：所述栅极保护区的掺杂浓度小于所述分流区的掺杂浓度。5.如权利要求1所述的一种高UIS可靠性平面栅碳化硅VDMOS的制备方法，其特征在于：所述分流区的宽度等于所述源极保护区的宽度，且所述分流区位于所述源极保护区正下6.如权利要求1所述的一种高UIS可靠性平面栅碳化硅VDMOS的制备方法，其特征在于：所述源极保护区的掺杂浓度大于所述漂移层的掺杂浓度，所述源极保护区的掺杂浓度大于所述P型阱区的掺杂浓度。7.如权利要求1所述的一种高UIS可靠性平面栅碳化硅VDMOS的制备方法，其特征在于：所述P型阱区的掺杂浓度小于所述漂移层的掺杂浓度。8.如权利要求1所述的一种高UIS可靠性平面栅碳化硅VDMOS的制备方法，其特征在于：所述碳化硅衬底、漂移层以及分流区为N型；所述栅极保护区以及源极保护区为P型。9.一种高UIS可靠性平面栅碳化硅VDMOS,其特征在于，所述碳化硅VDMOS为所述权利要求1至权利要求8任意一项所述制备方法制备得到。3技术领域背景技术关速度的特点，在高压(1000V以上)大电流(100A以上)应用条件下，单个碳不能满足应用需求，需要进行多个器件并联应用，在并联应用器件关断的过程中，由于器件分布不可能完全堆成，会出现电流向某一单个的碳化硅VDMOS器件冲击，导致烧毁VDMOS器发明内容[0003]本发明要解决的技术问题，在于提供一种高UIS可靠性平面栅碳化硅VDMOS及其制备方法，通过栅极保护区和与地相接的源极保护区，使得器件内部寄生的NPN晶体管在漏极电压冲击时保证关断，从而提高器件的UIS抗性，提高器件可靠性。[0004]第一方面，本发明提供了一种高UIS可靠性平面栅碳化硅VDMOS的制备方法，包括如下步骤：步骤1、在碳化硅衬底下侧面淀积金属，形成漏极金属层；在碳化硅衬底上侧面外成分流区；成源极保护区；将所述源极保护区接地设置；成P型源区；缘介质层；极金属层；步骤10、去除步骤9的阻挡层，重新形成阻挡层，刻蚀4采用第一方面所述的一种高UIS可靠性平面栅碳化硅VDMOS的制备方法制备得到。一、本发明构建了源极保护区，源极保护区接地，在器件内部的N型源区-P型阱区-源极保护区-漂移层的NPN晶体管的中间的P型区始终为低电位，NPN晶体管不能导通，从而提高器件的源极UIS特性；二、本发明构建了栅极保护区和分流区结构，在漏极承受高电压时栅极保护区形成对栅极结构的保护，分流区实现靠近漏极的漂移层向靠近栅极漂移层的电位传递，从而保证器件横向和纵向的NPN结构均不会出现导通情况；分流区除了可以实现电位传递的功能外，还能实现降低器件体电阻作用，可以有效降低器件的导通电阻，降低附图说明[0007]下面参照附图结合实施例对本发明作进一步的说明。[0009]图2为本发明一种高UIS可靠性平面栅碳化硅[0017]图10为本发明一种[0018]图11为本发明一种具体实施方式[0019]为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。[0020]除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、5系。应当明白，除了图中所述的取向以外，空间关系术语还包括使用和操作中的器件的不同包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向),并且在此使用的空间描述语相应地被解释。[0024]如图1至11所示，本申请实施例通过提供一种高UIS可靠性平面栅碳化硅VDMOS的步骤1、在碳化硅衬底1下侧面淀积金属，形成漏极金属层8;在碳化硅衬底1上侧面步骤2、在漂移层2上方形成阻挡层100,刻蚀阻挡层100形成通孔，离子注入，形成栅极保护区21;步骤3、去除步骤2的阻挡层100,重新形成阻挡层100,刻蚀阻挡层100形成通孔，离步骤4、去除步骤3的阻挡层100,重新形成阻挡层100,刻蚀阻挡层100形成通孔，离子注入，形成源极保护区3;将所述源极保护区3接地设置；步骤5、再次进行离子注入，形成P型阱区4,所述漂移层2上形成凸起部23;步骤6、去除步骤4的阻挡层100,重新形成阻挡层100,刻蚀阻挡层100形成通孔，离步骤7、去除步骤6的阻挡层100,重新形成阻挡层100,刻蚀阻挡层100形成通孔，离步骤8、去除步骤7的阻挡层100,重新形成阻挡层100,刻蚀阻挡层100形成通孔，淀步骤9、去除步骤8的阻挡层100,重新形成阻挡层100,刻蚀阻挡层100形成通孔，淀步骤10、去除步骤9的阻挡层100,重新形成阻挡层100,刻蚀阻挡层100形成通孔，淀积，形成源极金属层7,去除阻挡层100,完成制备。[0025]本实施例地，优选地，所述栅极保护区21的宽度等于所述凸起部23的宽度，所述栅极保护区21位于所述凸起部23正下方。[0026]本实施例地，优选地，所述栅极保护区21的厚度小于所述分流区22的厚度，所述栅极保护区21下侧面与所述分流区22下侧面位于同一平面。[0027]本实施例地，优选地，所述栅极保护区21的掺杂浓度小于所述分流区22的掺杂浓6度。[0028]本实施例地，优选地，所述分流区22的宽度等于所述源极保护区3的宽度，且所述分流区22位于所述源极保护区3正下方。[0029]本实施例地，优选地，所述源极保护区3的掺杂浓度大于所述漂移层2的掺杂浓度，所述源极保护区3的掺杂浓度大于所述P型阱区4的掺杂浓度。[0030]本实施例地，优选地，所述P型阱区4的掺杂浓度小于所述漂移层2的掺杂浓度。护区21以及源极保护区3为P型。[0032]如图1所示，上述制造方法得到的平面栅碳化硅VDMOS,包括：碳化硅衬底1,漂移层2,所述漂移层2下侧面连接至所述碳化硅衬底1,所述漂移层2内设有栅极保护区21以及分流区22,所述栅极保护区21外侧面连接至所述分流区22内侧面；所述漂移层2上设有凸起部23;源极保护区3,所述源极保护区3下侧面连接至所述漂移层2上侧面，所述源极保护区3内侧面连接至所述凸起部23外侧面；所述源极保护区3接地设置；P型阱区4,所述P型阱区4下侧面连接至所述源极保护区3上侧面，所述P型阱区4内侧面连接至所述凸起部23外侧面，所述P型阱区4上设有N型源区41以及P型源区42,所述N型源区41外侧面连接至P型源区42内侧面，所述N型源区41内侧面连接至所述P型阱区4;绝缘介质层5,所述绝缘介质层5下侧面连接至所述P型阱区4以及凸起部23;栅极金属层6,所述栅极金属层6下侧面连接至绝缘介质层5上侧面；源极金属层7,所述源极金属层7分别连接所述P型源区42以及N型源区41;以及，漏极金属层8,所述漏极金属层8连接至所述碳化硅衬底1下侧面。[0033]本发明另一实施方式中，碳化硅衬底1的掺杂浓度为2-8e18cm³,漂移层2的掺杂浓度为6-10e16cm⁻³,栅极保护区21的掺杂浓度为5-8e16cm⁻³,分流区22的掺杂浓度为1-5e18cm⁻³,源极保护区3的掺杂浓度为5-8e18cm⁻³,P型阱区4的掺杂浓度为1-5e15cm³,P型源区42的掺杂浓度为1-5e19cm³,绝缘介质层5的材料可以为二氧化硅，N型源区41的掺杂浓度为2-8e18cm⁻³;碳化硅衬底1的掺杂浓度是为了保证与漏极金属层8形成低阻欧姆接触，降低器件整体导通电阻；漂移层2的掺杂浓度是器件反向耐压和导通电阻的折中，栅极保护区21的掺杂浓度设计是为了保证对器件保护的基础上降低对器件导通特性的影响；分流区22的掺杂浓度不仅是为了降低器件的体电阻，降低器件导通损耗，还是为了将电位从栅极保护区21下方传递到栅极保护区21上方，避免器件内部的NPN晶体管导通，影响器件可靠性；源极保护区3的掺杂浓度设计是为了将低电位传递到器件内部P型阱区，从而使得器件N型源区41-P型阱区4-源极保护区3-漂移层2结构不能导通，提高器件的UIS抗性；P型源区42的掺杂浓度，不仅是为了降低P型源区42与源极金属层7的接触电阻，从而降低器件的寄生PN结体二极管导通损耗，还是为了保证在P型源区42内，降低在漏极高电压时空间电荷区在向器件栅极和源极的扩散速度；P型阱区4的掺杂浓度是为了降低器件栅极的栅控电荷，提高器件的开关速度，也为了在P型源区42和N型源区41之间形成缓冲区，从而降低N型源区41附近的电场强度，提高7器件在N型源区41附近的可靠性；器件的碳化硅衬底1的厚度为1μm,漂移层2的厚度为50-100μm,根据对器件耐压特性要求不同在以上范围内调整，栅极保护区21的厚度为1μm,其顶部距离源极保护区3底部10μm,栅极保护区21的厚度设计是为了确保结构对器件栅极的保护能力，栅极保护区21距离源极保护区3的距离设计是为了避免对器件导电通道的影响的同时离子注入深度尽量浅，以降低制备难度。分流区22的厚度是栅极保护区21的厚度的1.5倍，其分流区22的下侧面与栅极保护区21的下侧面齐平，这样的结构可以将电位从栅极保护区21的下侧面传递到栅极保护区21的上侧面，从而保证寄生体二极管不导通，分流区22与栅极保护区21的厚度关系可以降低器件的体电阻，降低导通损耗；源极保护区3的厚度为500nm,这是为了保证对器件源极的保护效能，P型阱区4的厚度为600nm,N型源区41和P型源区42的厚度为300nm,器件绝缘介质层5的厚度为50nm。[0034]器件P型源区42的宽度为1μm,N型源区41的宽度为500nm,P型阱区4的宽度为1.8μm,P型源区42的宽度设计是为了保证器件的体二极管续流能力，N型源区41的宽度只要保证与源极金属层7形成低阻欧姆接触即可，其宽度对器件的特性影响较小；P型阱区4宽度是在P型源区42和N型源区41基础上形成栅控结构，源极保护区3宽度为1.8μm,以确保电位向P型阱区4的