CN110970493B 半导体装置（台湾积体电路制造股份有限公司）

(19)国家知识产权局(12)发明专利H10D30/62(2025.01)审查员张羽豪地址中国台湾新竹市导体装置包括栅极堆叠以及源极/漏极区。栅极堆叠位于有源区上方。源极/漏极区位于前述有2一源极/漏极区，位于该有源区中且邻接于该栅极堆叠，该源极/漏极区包括：一第一半导体层，具有一第一锗浓度，其中该第一半导体层具有一第一硼浓度；一第二半导体层，位于该第一半导体层上方，其中该第二半导体层具有一第二锗浓度，且该第二锗浓度大于该第一锗浓度，其中该第二半导体层具有一第二硼浓度，且该第二硼浓度大于该第一硼浓度；一第三半导体层，位于该第二半导体层上方，其中该第三半导体层具有一第三锗浓度，且该第三锗浓度大于该第二锗浓度；以及一第四半导体层，位于该第三半导体层上方，其中该第四半导体层具有一第四锗浓度，且该第四锗浓度小于该第三锗浓度。2.如权利要求1所述的半导体装置，其中该第一锗浓度介于0原子百分比至40原子百分3.如权利要求1所述的半导体装置，其中该第二锗浓度介于20原子百分比至80原子百分比。4.如权利要求1所述的半导体装置，其中该第三半导体层具有一第三硼浓度，且该第三硼浓度大于该第二硼浓度。5.如权利要求4所述的半导体装置，其中该第四半导体层具有一第四硼浓度，且该第四硼浓度小于该第三硼浓度。6.如权利要求1所述的半导体装置，其中该第一半导体层包括多个非连接部。7.如权利要求6所述的半导体装置，其中该第二半导体层包括一连续层，延伸于该第一半导体层的相邻非连接部之间。8.如权利要求7所述的半导体装置，其中该第三半导体层的一部分插入于该第二半导体层的多个部分之间。一外延源极/漏极区，位于该有源区中且邻接于该栅极堆叠，该外延源极/漏极区包括一第一半导体层，具有一第一硼浓度；一第二半导体层，位于该第一半导体层上方，其中该第二半导体层具有一第二硼浓度，且该第二硼浓度大于该第一硼浓度；一第三半导体层，位于该第二半导体层上方，其中该第三半导体层具有一第三硼浓度，且该第三硼浓度大于该第二硼浓度；以及一第四半导体层，位于该第三半导体层上方，其中该第四半导体层具有一第四硼浓度，且该第四硼浓度小于该第三硼浓度；以及一接触插头，位于该外延源极/漏极区上方，其中该接触插头延伸通过该第四半导体层，且延伸至该第三半导体层中。10.如权利要求9所述的半导体装置，其中该第一半导体层具有一第一锗浓度。11.如权利要求10所述的半导体装置，其中该第二半导体层具有一第二锗浓度，且该第3二锗浓度大于该第一锗浓度。12.如权利要求11所述的半导体装置，其中该第三半导体层具有一第三锗浓度，且该第三锗浓度大于该第二锗浓度。13.如权利要求12所述的半导体装置，其中该第四半导体层具有一第四锗浓度，且该第四锗浓度小于该第三锗浓度。在一有源区上方形成一栅极堆叠；在该有源区中且邻接于该栅极堆叠处形成一开口；在该开口中形成一源极/漏极区，形成该源极/漏极区包括：沿该开口的一底部及多个侧壁外延成长一第一半导体层，其中该第一半导体层具有一第一锗浓度；在该第一半导体层上方外延成长一第二半导体层，其中该第二半导体层具有一第二锗浓度，且该第二锗浓度大于该第一锗浓度；在该第二半导体层上方外延成长一第三半导体层，其中该第三半导体层具有一第三锗在该第三半导体层上方外延成长一第四半导体层，其中该第四半导体层具有一第四锗在该源极/漏极区上方形成一接触插头，其中该接触插头延伸通过该第四半导体层，且延伸至该第三半导体层中。15.如权利要求14所述的半导体装置的制造方法，其中外延成长该第一半导体层更包括将该第一半导体层原位掺杂硼，且该第一半导体层具有一第一硼浓度。16.如权利要求15所述的半导体装置的制造方法，其中，外延成长该第二半导体层更包括将该第二半导体层原位掺杂硼，该第二半导体层具有一第二硼浓度，且该第二硼浓度大于该第一硼浓度。17.如权利要求16所述的半导体装置的制造方法，其中外延成长该第三半导体层更包括将该第三半导体层原位掺杂硼，该第三半导体层具有一第三硼浓度，且该第三硼浓度大于该第二硼浓度。18.如权利要求17所述的半导体装置的制造方法，其中外延成长该第四半导体层更包括将该第四半导体层原位掺杂硼，该第四半导体层具有一第四硼浓度，且该第四硼浓度小于该第三硼浓度。19.如权利要求14所述的半导体装置的制造方法，还包括在形成该接触插头之前，在该第三半导体层上方形成一硅化物层，与该第三半导体层物理性地接触，且该硅化物层插入于该接触插头和该第三半导体层之间。20.如权利要求14所述的半导体装置的制造方法，其中该接触插头的一部分延伸至该第二半导体层的一顶面下方。一源极/漏极区，位于一基板的一有源区中，该源极/漏极区包括：一第一半导体层，具有一第一锗浓度，其中该第一半导体层包括多个非连接部；一第二半导体层，位于该第一半导体层上方，其中该第二半导体层具有一第二锗浓度，4且该第二锗浓度大于该第一锗浓度，其中该第二半导体层包括一连续层，延伸于该第一半导体层的相邻的多个非连接部之间；一第三半导体层，位于该第二半导体层上方，其中该第三半导体层具有一第三锗浓度，且该第三锗浓度大于该第二锗浓度；以及一第四半导体层，位于该第三半导体层上方，其中该第四半导体层具有一第四锗浓度，且该第四锗浓度小于该第三锗浓度。22.如权利要求21所述的半导体装置，其中该第一半导体层具有一第一硼浓度。23.如权利要求22所述的半导体装置，其中该第二半导体层具有一第二硼浓度，且该第二硼浓度大于该第一硼浓度。24.如权利要求23所述的半导体装置，其中该第三半导体层具有一第三硼浓度，且该第三硼浓度大于该第二硼浓度。25.如权利要求24所述的半导体装置，其中该第四半导体层具有一第四硼浓度，且该第四硼浓度小于该第三硼浓度。26.如权利要求21所述的半导体装置，其中该第三半导体层的一部分插入于该第二半导体层的多个部分之间。27.如权利要求21所述的半导体装置，还包括多个间隔件，沿该第一半导体层的所述多个非连接部的每一者设置。一外延源极/漏极区，位于一基板的一有源区中，该外延源极/漏极区包括硅锗，且包一第一半导体层，具有一第一硼浓度；一第二半导体层，位于该第一半导体层上方，其中该第二半导体层具有一第二硼浓度，且该第二硼浓度大于该第一硼浓度；一第三半导体层，位于该第二半导体层上方，其中该第三半导体层具有一第三硼浓度，且该第三硼浓度大于该第二硼浓度；以及一第四半导体层，位于该第三半导体层上方，其中该第四半导体层具有一第四硼浓度，且该第四硼浓度小于该第三硼浓度。29.如权利要求28所述的半导体装置，其中该第一半导体层具有一第一锗浓度。30.如权利要求29所述的半导体装置，其中该第二半导体层具有一第二锗浓度，且该第二锗浓度大于该第一锗浓度。31.如权利要求30所述的半导体装置，其中该第三半导体层具有一第三锗浓度，且该第三锗浓度大于该第二锗浓度。32.如权利要求31所述的半导体装置，其中该第四半导体层具有一第四锗浓度，且该第四锗浓度小于该第三锗浓度。33.如权利要求28所述的半导体装置，其中该第一半导体层包括一第一部分以及不连接至该第一部分的一第二部分。34.如权利要求33所述的半导体装置，还包括一间隔件结构，从该第一半导体层的该第一部分的一第一侧壁延伸至该第一半导体层的该第二部分的一第二侧壁。35.一种半导体装置的制造方法，包括：5在一基板的一有源区上方形成一栅极堆叠；在该开口中形成一源极/漏极区，该源极/漏极区包括硅锗，且形成该源极/漏极区包沿该开口的一底部及多个侧壁外延成长一第一半导体层，其中该第一半导体层具有一第一硼浓度；在该第一半导体层上方外延成长一第二半导体层，其中该第二半导体层具有一第二硼浓度，且该第二硼浓度大于该第一硼浓度；在该第二半导体层上方外延成长一第三半导体层，其中该第三半导体层具有一第三硼浓度，且该第三硼浓度大于该第二硼浓度；以及在该第三半导体层上方外延成长一第四半导体层，其中该第四半导体层具有一第四硼浓度，且该第四硼浓度小于该第三硼浓度。36.如权利要求35所述的半导体装置的制造方法，其中该第一半导体层具有一第一锗浓度。37.如权利要求36所述的半导体装置的制造方法，其中该第二半导体层具有一第二锗浓度，且该第二锗浓度大于该第一锗浓度。38.如权利要求37所述的半导体装置的制造方法，其中该第三半导体层具有一第三锗浓度，且该第三锗浓度大于该第二锗浓度。39.如权利要求38所述的半导体装置的制造方法，其中该第四半导体层具有一第四锗浓度，且该第四锗浓度小于该第三锗浓度。40.如权利要求35所述的半导体装置的制造方法，其中该第一半导体层包括一第一部分以及不连接至该第一部分的一第二部分。6半导体装置技术领域[0001]本公开实施例有关于一种半导体装置及其制造方法，特别是有关于一种包括具有不同锗浓度的半导体层的源极/漏极区的半导体装置及其制造方法。背景技术[0002]半导体装置用于各种电子应用中，例如个人电脑、手机、数码相机和其他电子设备。通常是透过在半导体基板上方依序沉积绝缘或介电层、导电层和半导体层材料，并利用光刻制程以图案化各种材料层来在半导体基板上形成电路元件和部件来制造半导体装置。[0003]半导体产业透过不断地缩小最小特征尺寸以持续改良各种电子元件(例如：晶体着最小特征尺寸的缩小，产生出应解决的额外问题。发明内容[0004]本公开实施例提供一种半导体装置，包括：栅极堆叠以及源极/漏极区。前述栅极堆叠位于有源区上方。前述源极/漏极区位于前述有源区中且邻接于前述栅极堆叠，前述源极/漏极区包括：第一半导体层、第二半导体层、第三半导体层半导体层具有第一锗浓度。前述第二半导体层位于前述第一半导体层上方，其中前述第二半导体层具有第二锗浓度，且前述第二锗浓度大于前述第一锗浓度。前述第三半导体层位于前述第二半导体层上方，其中前述第三半导体层具有第三锗浓度，且前述第三锗浓度大于前述第二锗浓度。前述第四半导体层位于前述第三半导体层上方，其中前述第四半导体层具有第四锗浓度，且前述第四锗浓度小于前述第三锗浓度。[0005]本公开实施例提供一种半导体装置，包括：栅极堆叠、外延源极/漏极区以及接触插头(contactplug)。前述栅极堆叠位于有源区上方。前述外延源极/漏极区位于前述有源半导体层、第三半导体层以及第四半导体层。前述第一半导体层具有第一硼浓度。前述第二半导体层位于前述第一半导体层上方，其中前述第二半导体层具有第二硼浓度，且前述第二硼浓度大于前述第一硼浓度。前述第三半导体层位于前述第二半导体层上方，其中前述第三半导体层具有第三硼浓度，且前述第三硼浓度大于前述第二硼浓度。前述第四半导体层位于前述第三半导体层上方，其中前述第四半导体层具有第四硼浓度，且前述第四硼浓度小于前述第三硼浓度。前述接触插头位于前述外延源极/漏极区上方，其中前述接触插头延伸通过前述第四半导体层，且延伸至前述第三半导体层中。[0006]本公开实施例提供一种半导体装置的制造方法，包括：在有源区上方形成栅极堆叠；在前述有源区中且邻接于前述栅极堆叠处形成开口；以及在前述开口中形成源极/漏极区。形成前述源极/漏极区包括：沿前述开口的底部及侧壁外延成长第一半导体层，其中前述第一半导体层具有第一锗浓度；在前述第一半导体层上方外延成长第二半导体层，其中前述第二半导体层具有第二锗浓度，且前述第二锗浓度大于前述第一锗浓度；在前述第二7半导体层上方外延成长第三半导体层，其中前述第三半导体层具有第三锗浓度，且前述第三锗浓度大于前述第二锗浓度；以及在前述第三半导体层上方外延成长第四半导体层，其中前述第四半导体层具有第四锗浓度，且前述第四锗浓度小于前述第三锗浓度。附图说明[0007]根据以下的详细说明并配合所附附图以更加了解本公开实施例的概念。应注意的是，根据本产业的标准惯例，附图中的各种特征未必按照比例绘制。事实上，可能任意地放大或缩小各种特征的尺寸，以做清楚的说明。[0008]图1绘示根据一些实施例的鳍式场效晶体管(FinField-effecttransistor;FinFET)的立体图。绘示根据一些实施例的制造鳍式场效晶体管的中间阶段的剖视图。[0010]图18绘示根据一些实施例的鳍式场效晶体管的剖视图。[0011]图19绘示根据一些实施例的鳍式场效晶体管的剖视图。[0012]图20绘示根据一些实施例的鳍式场效晶体管的剖视图。[0013]图21绘示根据一些实施例的形成半导体装置的方法的流程图。[0017]51分隔线[0018]52鳍片[0019]54绝缘材料[0020]56隔离区(浅沟槽隔离区)[0021]58通道区[0022]60虚设介电层[0023]62虚设栅极层[0024]64掩模层[0025]72虚设栅极[0026]74掩模[0027]80栅极密封间隔件[0028]82源极/漏极区(外延源极/漏极区)[0029]82A第一层[0030]82B第二层[0031]82C第三层[0032]82D第四层[0033]86栅极间隔件[0035]87接触蚀刻停止层888第一层间介电层90凹陷92栅极介电层94栅极电极94A衬垫层94B功函数调谐层94C填充材料96栅极掩模108第二层间介电层110栅极接触112源极/漏极接触114硅化物层2100方法具体实施方式[0053]以下的公开内容提供许多不同的实施例或范例以实施本公开实施例的不同特征。以下叙述构件及配置的特定范例，以简化本公开实施例的说明。当然，这些特定的范例仅为示范并非用以限定本公开实施例。例如，在以下的叙述中提及第一特征形成于第二特征上或上方，即表示其可包括第一特征与第二特征是直接接触的实施例，亦可包括有附加特征形成于第一特征与第二特征之间，而使第一特征与第二特征可能未直接接触的实施例。另外，本公开在各种范例中可能重复使用相同的参考标号及/或符号。这些重复本身非用以指定所讨论的不同实施例及/或结构之间的关系。的」及类似的用词，以便于描述附图中绘示的一个元件或特征与另一个(些)元件或特征之间的关系。除了在附图中绘示的方位外，这些空间相关用词意欲包括使用中或操作中的装置的不同方位。装置可能被转向不同方位(旋转90度或其他方位),且在此使用的空间相关词也可依此做同样的解释。[0055]以下将配合特定背景说明实施例，亦即，半导体装置的源极/漏极区及其制造方法。在本公开中所呈现的各种实施例以利用后栅极(gate-last)制程所形成的鳍式场效晶体管装置的背景来说明。在其他实施例中，可使用先栅极(gate-first)制程。此外，一些实施例考量用于平面晶体管装置、多栅极晶体管装置、二维(2D)晶体管装置、环绕式栅极晶体管装置、纳米线晶体管装置或其他类似装置的方面。举例而言，本公开中所述的各种实施例允许形成硅锗(SiGe₁-x,其中x可介于0到1的范围内)源极/漏极区，其包括多个具有不同锗与掺杂物(例如硼)浓度的层。本公开中所述的各种实施例更允许降低半导体装置的源极/漏极阻抗，并改善接点与各源极/漏极区之间介面的稳定性。9[0056]图1绘示根据一些实施例的鳍式场效晶体管(FinField-effecttransistor;FinFET)的立体图。鳍式场效晶体管包括位于基板50(例如半导体基板)上的鳍片52.隔离区56设置于基板50中，且鳍片52从相邻的隔离区56之间凸出于其上。虽然隔离区56说明/绘示为与基板50分开，但在本公开中所使用的用语「基板」可用以指称半导体基板或包括隔离区的半导体基板。此外，虽然鳍片52绘示为与基板50相同且连续的材料，但鳍片52及/或基板50可包括单一材料或多种材料。在本文中，鳍片52是指在相邻的隔离区56之间延伸的部分。[0057]栅极介电层92沿着鳍片52的侧壁并位于鳍片52的顶面上方，且栅极电极94位于栅极介电层92上方。源极/漏极区82相对于栅极介电层92和栅极电极94设置在鳍片52的相对两侧。图1更绘示用于后续附图中的参考截面。截面A-A是沿栅极电极94的纵轴及例如垂直于鳍式场效晶体管的源极/漏极区82之间电流方向的方向。截面B-B垂直于截面A-A,且沿鳍片52的纵轴及例如鳍式场效晶体管的源极/漏极区82之间电流的方向。截面C-C平行于截面A-A,且延伸通过鳍式场效晶体管的源极/漏极区82。为了清楚起见，后续附图是有关于这些参考截面。绘示根据一些实施例的制造鳍式场效晶体管的中间阶段的剖视图。图2至7绘示图1中所示的参考截面A-A,除了多个鳍片/鳍式场效晶体管是沿图1中所示的参考截面A-A来绘示。图[0059]在图2中，提供基板50。基板50可以是半导体基板，例如块状半导体(bulksemiconductor)、绝缘体上半导体(semiconductor-on-insulator;SOI)基板或其他类似的可掺杂(例如使用p型或n型掺杂剂)或未掺杂基板。基板50可以为晶片(例如硅晶片)。一般而言，绝缘体上半导体基板为形成在绝缘层上的一层半导体材料。举例而言，绝缘层可以是埋入式氧化物(buriedoxide;BOX)层、氧化硅层或其他类似的层。亦可使用其他基板(例如多层基板或梯度基板(gradientsubstrate))。在一些实施例中，基板50的半导体材料可包半导体(包括硅锗(SiGe)、磷砷化镓(GaAsP)、砷化铟铝(AlInAs)、砷化铝镓(AlGaAs)、砷化镓铟(GaInAs)、磷化镓铟(GaInP)及/或砷磷化镓铟(GaInAsP))或前述的组合。[0060]基板50具有区域50N及区域50P。区域50N可用于形成n型装置(例如n型金属氧化物半导体(n-typemetal-oxide-semiconductor;NMOS)晶体管、n型鳍式场效晶体管)。区域50P可用于形成p型装置(例如p型金属氧化物半导体(p-typemetal-oxide-semiconductor;PMOS)晶体管、p型鳍式场效晶体管)。区域50N可与区域50P物理性地分开(如图所示由分隔线51分开),且可在区域50N和区域50P之间设置任意数量的装置特征(例基板50中蚀刻沟槽而在基板50中形成鳍片52。蚀刻可以是任何可接受的蚀刻制程，例如反的蚀刻制程或前述的组合。蚀刻可以是非等向性的。[0062]可由任何适合的方式将鳍片图案化。举例而言，可利用一或多个光刻制程(包括双重图案化制程或多重图案化制程)将鳍片图案化。一般而言，双重图案化制程或多重图案化制程合并光刻制程和自对准制程，允许产生例如具有间距小于其他利用单一、直接光刻制程可获得的图案。举例而言，在一实施例中，利用光刻制程在基板上方形成牺牲层并将其图案化。利用自对准制程在图案化牺牲层旁形成间隔件，接着，移除牺牲层，且可使用剩余的间隔件来将鳍片图案化。[0063]在图4中，在基板50上方及相邻的鳍片52之间形成绝缘材料54。绝缘材料54可以是氧化物(例如氧化硅)、氮化物、其他类似的化合物或前述的组合，且可透过高密度等离子体化学气相沉积(highdensityplasmachemicalvapordeposition;HDP-CVD)、流动式化学气相沉积(flowableCVD;FCVD,例如在远端等离子体系统中以化学气相沉积为基础的材料沉积，而后固化以将其转换成另一材料，例如氧化物)、其他类似的方式或前述的组合来形成绝缘材料54。可使用任何可接受的制程来形成其他绝缘材料。在所示的实施例中，绝缘材料54是透过流动式化学气相沉积制程所形成的氧化硅。一旦形成绝缘材料，可执行退火制程。在一实施例中，形成绝缘材料54,使得过剩的绝缘材料54覆盖鳍片52。虽然绝缘材料54绘示为单层，一些实施例可使用多层。举例而言，在一些实施例中，可先沿基板50的表面和鳍片52形成衬垫(未图示)。之后，可在衬垫上方形成如上所述的填充材料。[0064]在图5中，对绝缘材料54施加移除制程，以移除鳍片52上方过剩的绝缘材料54.在一些实施例中，可使用平坦化制程(例如化学机械研磨(chemicalmechanicalpolish;显露出鳍片52,使得鳍片52和绝缘材料54的顶面齐平。[0065]在图6中，使绝缘材料54凹陷以形成浅沟槽隔离(ShallowTrenchIsolation;STI)区56。使绝缘材料54凹陷，使得在区域50N和区域50P中的鳍片52的上部从相邻的浅沟槽隔离区56之间凸出。此外，浅沟槽隔离区56的顶面可具有如图所示的平坦表面、凸面、凹面(例如凹陷)或前述的组合。浅沟槽隔离区56的顶面可透过适当的蚀刻形成平坦状、凸出及/或凹陷。可利用可接受的蚀刻制程，例如对于绝缘材料54的材料具选择性的蚀刻制程(例如以相较于鳍片52的材料更快的速率蚀刻绝缘材料54的材料)来使浅沟槽隔离区56凹陷。举例而言，可使用例如稀释氢氟酸(dilutehydrofluoric;dHF)以适合的蚀刻制程化学移除氧化物。[0066]有关于图2至6所述的制程仅作为如何可形成鳍片52的一范例。在一些实施例中，可透过外延成长制程来形成鳍片。举例而言，可在基板50的顶面上方形成介电层，且可穿过介电层蚀刻出沟槽，以暴露下方的基板50。可在沟槽中外延成长同质外延(homoepitaxial)结构，且可使介电层凹陷使得同质外延结构从介电层凸出以形成鳍片。另外，在一些实施例上方外延成长与鳍片52不同的材料。在此实施例中，鳍片52包括凹陷的材料以及在凹陷材料上方设置的外延成长材料。在又另一实施例中，可在基板50的顶面上方形成介电层，且可穿过介电层蚀刻出沟槽。可利用与基板50不同的材料在沟槽中外延成长异质外延(heteroepitaxial)结构，且可使介电层凹陷使得异质外延结构从介电层凸出以形成鳍片52。在外延成长同质外延结构或异质外延结构的一些实施例中，尽管原位(insitu)和注入掺杂可一并使用，在成长期间可原位掺杂外延成长材料，其可省略先前及后续的注入制程。[0067]另外，有利的是可在区域50N(例如n型金属氧化物半导体区)中外延成长与区域1150P(例如p型金属氧化物半导体区)不同的材料。在各种实施例中，鳍片52的上部可由硅锗(SiGe1-x,其中x可介于0到1的范围内)、碳化硅、纯的或大致上纯的锗、三五族化合物半导体、二六族化合物半导体或其他类似的材料所形成。举例而言，用以形成三五族化合物半导体的可用材料包括砷化铟(InAs)、砷化铝(AlAs)、砷化镓(GaAs)、磷化铟(InP)、氮化镓(GaN)、砷化铟镓(InGaAs)、砷化铟铝(InAlAs)、锑化镓(GaSb)、锑化铝(AlSb)、磷化铝(A1P)、磷化镓(GaP)及其他类似的材料，[0068]另外在图6中，可在鳍片52及/或基板50中形成适当的井(未图示)。在一些实施例中，可在区域50N中形成p井，并在区域50P中形成N井，在50P中形成P井或N井。在具有不同井方式的实施例中，可利用光致抗蚀剂或其他掩模(未图示)来达成区域50N和区域50P的不同注入步骤。举例而言，可在区域50N中的鳍片52和浅沟槽隔离区56上方形成光致抗蚀剂。将光致抗蚀剂图案化以暴露基板50的区域50P(例如p型金属氧化物半导体区)。可透过旋涂(spin-on)技术来形成光致抗蚀剂，并可利用可接受的光刻技术将光致抗蚀剂图案化。一旦将光致抗蚀剂图案化，在区域50P执行n型杂质注入，且光致抗蚀剂可作为掩模以大致上避免n型杂质注入区域50N(例如n型金属氧化物半导体区)例如介于约10¹⁷cm⁻³至约10¹⁸cm³之间。在注入之后，透过例如可接受的灰化制程来移除光致抗蚀剂。[0069]在注入区域50P之后，在区域50P中的鳍片52和浅沟槽隔离区56上方形成光致抗蚀剂。将光致抗蚀剂图案化以暴露基板50的区域50N(例如n型金属氧化物半导体区)。可透过旋涂技术来形成光致抗蚀剂，并可利用可接受的光刻技术将光致抗蚀剂图案化。一旦将光致抗蚀剂图案化，在区域50N执行p型杂质注入，且光致抗蚀剂可作为掩模以大致上避免p型杂质注入区域50P(例如p型金属氧化物半导体区)中。p型杂质可以是硼、二氟化硼、铟或其他类似的物质，以等于或小于10¹⁸cm⁻³的浓度注入区域中，例如介于约10¹⁷cm⁻³至约10¹cm³之间。在注入之后，透过例如可接受的灰化制程来移除光致抗蚀剂。[0070]在执行区域50N和区域50P的注入之后，可执行退火以活化所注入的p型及/或n型杂质。在一些实施例中，尽管原位和注入掺杂可一并使用，可在成长期间原位掺杂外延鳍片[0071]在图7中，在鳍片52上形成虚设(dummy)介电层60。举例而言，虚设介电层60可以是氧化硅、氮化硅、前述的组合或其他类似的物质，并可根据可接受的技术沉积或热成长。在虚设介电层60上方形成虚设栅极层62,且在虚设栅极层62上方形成掩模层64。可在虚设介电层60上方沉积虚设栅极层62并进行平坦化(例如透过化学机械研磨)。可在虚设栅极层62上方沉积掩模层64。虚设栅极层62可以是导电材料，并可选自于包括非晶硅、多晶硅 (polycrystalline-silicon/polysilicon)、多晶硅锗(poly-crystallinesilicon-germanium;poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属的群组。可透过物理气相沉积(physicalvapordeposition;PVD)、化学气相沉积、溅镀沉积或本技术领域中已知且用以沉积导电材料的其他技术来沉积虚设栅极层62。虚设栅极层62可由相较于蚀刻隔离区具有高蚀刻选择性的其他材料制成。掩模层64可例如包括氮化硅、氮氧化硅或其他类似的物质。在此范例中，单一虚设栅极层62和单一掩模层64形成在整个区域50N和区域50P。应注意的是，所示的虚设介电层60仅覆盖鳍片52仅是为了说明的目的。在一些实施例中，可沉积虚设介电层60,使得虚设介电层60覆盖浅沟槽隔离区56,并延伸于虚设栅极层62和浅沟槽隔离区56之间。中所示的结构可应用于区域50N和区域50P。以下将以文字配合各附图说明区域50N和区域50P中的结构差异(如果有)。图11B、11C绘示区域50P中的特征。[0073]在图8A、8B中，可利用可接受的光刻和蚀刻技术将掩模层64(见图7)图案化，以形成掩模74。接着，可将掩模74的图案转移至虚设栅极层62。在一些实施例中(未图示),亦可透过可接受的蚀刻技术将掩模74的图案转移至虚设介电层60,以形成虚设栅极72。虚设栅极72覆盖鳍片52的各通道区58。可利用掩模74的图案以将虚设栅极72的每一者从相邻的虚设栅极物理性地分开。虚设栅极72亦可具有一纵向，其大致上垂直于各外延鳍片52的纵向。虚设栅极72为牺牲栅极，且后续将被替换栅极所替换，以下将进行更详细地说明。因此，虚设栅极72亦可被称作牺牲栅极。在其他实施例中，虚设栅极72并不会被替换，并留在所形成的鳍式场效晶体管装置的最终结构中。[0074]另外在图8A、8B中，可在虚设栅极72、掩模74及/或鳍片52的暴露表面上形成栅极密封间隔件80。可在热氧化或沉积之后进行非等向性蚀刻以形成栅极密封间隔件80。在形成栅极密封间隔件80之后，可进行轻度掺杂源极/漏极(lightlydopedsource/drain;LDD)区(未明确图示)的掺杂。在具有不同装置方式的实施例中，与上述第6图中所述的注入相似，可在区域50N上方形成掩模(例如光致抗蚀剂),而暴露出区域50P。可将适当方式的(例如p型)杂质注入区域50P中的鳍片52,接着可移除光致抗蚀剂。接下来，可在区域50P上方形成掩模(例如光致抗蚀剂),而暴露出区域50N。可将适当方式的(例如n型)杂质注入区域50N中的鳍片52,接着可移除光致抗蚀剂。n型杂质可以是上述n型杂质中的任一者，而p型杂质可以是上述p型杂质中的任一者。轻度掺杂源极/漏极区可具有介于约10¹5cm⁻³至约10¹⁶cm³之间的杂质浓度。可使用退火制程以活化所注入的杂质。[0075]在图9A、9B中，在栅极密封间隔件80上沿虚设栅极72和掩模74的侧壁形成有栅极间隔件86。可透过顺应性地沉积绝缘材料，并接着非等向性地蚀刻绝缘材料来形成栅极间隔件86。栅极间隔件86的绝缘材料可以是氮化硅、碳氮化硅(SiCN)、碳氧化硅(SiOC)、碳氮氧化硅(SiOCN)、前述的组合或其他类似的化合物。在一些实施例中，栅极间隔件86可包括多个层(例如见图11B、11C),且前述层包括不同的材料。[0076]在图10A、10B中，在鳍片52中形成外延源极/漏极区82,以在各通道区58中施加应力，借以改良装置的性能。外延源极/漏极区82形成在鳍片52中，使得每一个虚设栅极72设置于外延源极/漏极区82的各相邻对之间。在一些实施例中，外延源极/漏极区82可延伸至鳍片52中，亦可穿透鳍片52。在一些实施例中，栅极间隔件86用以将外延源极/漏极区82从虚设栅极72分开一适当的侧向距离，使得外延源极/漏极区82不会与鳍式场效晶体管后续所形成的栅极形成短路。[0077]可透过遮盖区域50P(例如p型金属氧化物半导体区),并蚀刻在区域50N中鳍片52的源极/漏极区以在鳍片52中形成凹陷，来形成区域50N中(例如n型金属氧化物半导体区)的外延源极/漏极区82。接着，在凹陷中外延成长区域50N中的外延源极/漏极区82。外延源极/漏极区82可包括任何可接受的材料，例如适用于n型鳍式场效晶体管的材料。举例而言，如果鳍片52是硅，区域50N中的外延源极/漏极区82可包括在通道区58施加拉伸应变的材料，例如硅、碳化硅(SiP)、磷碳化硅(SiCP)、磷化硅(SiP)或其他类似的材料。在区域50N中的外延源极/漏极区82可具有从鳍片52的各表面升起的表面，且可具有端面(facet)。[0078]可透过遮盖区域50N(例如n型金属氧化物半导体区),并蚀刻在区域50P中鳍片52的源极/漏极区以在鳍片52中形成凹陷，来形成区域50P中(例如p型金属氧化物半导体区)的外延源极/漏极区82。接着，在凹陷中外延成长区域50P中的外延源极/漏极区82.外延源极/漏极区82可包括任何可接受的材料，例如适用于p型鳍式场效晶体管的材料。举例而言，如果鳍片52是硅，区域50P中的外延源极/漏极区82可包括在通道区58施加压缩应变的材源极/漏极区82可具有从鳍片52的各表面升起的表面，且可具有端面。[0079]与上述用以形成轻度掺杂源极/漏极区的制程相似，外延源极/漏极区82及/或鳍片52可注入掺杂剂以形成源极/漏极区，接着再进行退火制程。源极/漏极区可具有介于约10¹⁹cm⁻³至约10²¹cm⁻³之间的杂质浓度。用于源极/漏极区的n型及/或p型杂质可以是上述杂质的任何一者。在一些实施例中，可在成长期间原位掺杂外延源极/漏极区82。[0080]在进行用以形成区域50N和区域50P中的外延源极/漏极区82外延制程之后，外延源极/漏极区的上表面具有端面，其侧向地向外延伸至鳍片52的侧壁之外。在一些实施例中，这些端面会造成同一鳍式场效晶体管的相邻的外延源极/漏极区82合并为一体，如图仍保持分开。[0081]在图11B、11C中，分别根据一些实施例绘示在区域50P中如图10B、10C所示的详细非等向性蚀刻制程并未从鳍片52之间的隔离区56完全移除层86A、86B的水平部分。在此实施例中，鳍片52之间的隔离区56是由层86A、86B的未移除的水平部分所覆盖。[0082]另外在图11B、11C中，区域50P中的外延源极/漏极区82包括掺杂硼(B)的硅锗(SiGe₁-x,其中x可介于0到1的范围内)。在一些实施例中，外延源极/漏极区82的每一者包层82C亦可被称作高浓度层。第四层82D亦可被称作覆盖层(caplayer)或保护层。在一些实施例中，第四层82D的厚度小于约5nm。[0083]在一些实施例中，第一层82A具有多个对应于各鳍片52的非连接部。在一些实施例中，第一层82A具有介于约0原子百分比(atomicpercent;at%)至约40原子百分比的锗浓度。在一些实施例中，第一层82A具有介于约10¹9原子/立方公分至约10²¹原子/立方公分的硼浓度。在一些实施例中，第二层82B具有非平面的顶面。在一些实施例中，第二层82B具有介于约20原子百分比至约80原子百分比的锗浓度。在一些实施例中，第二层82B具有介于约10²0原子/立方公分至约5×10²¹原子/立方公分的硼浓度。在一些实施例中，第三层82C为衬垫于第二层82B的外表面的连续层。在一些实施例中，第三层82C的一部分会延伸至第二层82B中，使得第三层82C的一部分会插入于第二层82B的部分之间。在一些实施例中，第三层82C具有介于约20原子百分比至约100原子百分比的锗浓度。在一些实施例中，第三层82C具有介于约5×10²0原子/立方公分至约10²²原子/立方公分的硼浓度。在一些实施例中，第四层82D为衬垫于第三层82C的外表面的连续层。在一些实施例中，第四层82D具有介于约0原子百分比至约40原子百分比的锗浓度。在一些实施例中，第四层82D具有介于约5×10¹9原子/立方公分至约10²¹原子/立方公分的硼浓度。[0084]在一些实施例中，第二层82B的锗浓度会大于第一层82A的锗浓度。在一些实施例中，第二层82B的硼浓度会大于第一层82A的硼浓度。在一些实施例中，第三层82C的锗浓度会大于第二层82B的锗浓度。在一些实施例中，第三层82C的硼浓度会大于第二层82B的硼浓度。在一些实施例中，第四层82D的锗浓度会小于第三层82C的锗浓度。在一些实施例中，第四层82D的硼浓度会小于第三层82C的硼浓度。述的组合或其他类似的制程来外延成长外延源极/漏极区82。在外延源极/漏极区82是由掺杂硼的硅锗所形成的一些实施例中，外延成长制程使用适合的硅前驱物、适合的锗前驱物和适合的硼前驱物。硼前驱物提供用于在外延成长制程期间原位掺杂外延源极/漏极区82的硼源。在一些实施例中，适合的硅前驱物可以是硅烷(SiH₄)、二氯硅烷(dichlorosilane;DCS)、乙硅烷(Si₂H₆)、前述的组合或其他类似的化合物。在一些实施例中，适合的锗前驱物可以是甲锗烷(GeH₄)、乙锗烷(Ge₂H₆)、前述的组合或其他类似的化合物。在一些实施例中，适合的硼前驱物可以是乙硼烷(B₂H₆)或其他类似的化合物。在一些实施例中，硅前驱物的流速是介于约0每分钟标准毫升(standardcubiccentimeterperminute;sccm)至约1000sccm之间。在一些实施例中，锗前驱物的流速是介于约0sccm至约1000sccm之间。在一些实施例中，硼前驱物的流速是介于约0sccm至约500sccm之间。在一些实施例中，外延成长制程是在约400℃至约800℃之间的温度下执行。在一些实施例中，外延成长制程是在约0.1Torr和300Torr之间的压力下进行。[0086]在一些实施例中，可透过改变例如硅前驱物、锗前驱物和硼前驱物的温度和流速，延成长制程是在介于约400℃至约800℃的温度下进行，其中锗前驱物与硅前驱物的流速比介于约1至约4之间，且硼前驱物与硅前驱物的流速比介于约0.1至约1之间。在一些实施例中，用于形成第二层82B的外延成长制程是在介于约400℃至约800℃之间的温度下进行，其中锗前驱物与硅前驱物的流速比介于约1至约25之间，且硼前驱物与硅前驱物的流速比介于约0.1至约5之间。在一些实施例中，用于形成第三层82C的外延成长制程是在介于约400℃至约800℃的温度下进行，其中锗前驱物与硅前驱物的流速比介于约10至约40之间，且硼前驱物与硅前驱物的流速比介于约1至约10之间。在一些实施例中，用于形成第四层82D的外延成长制程是在介于约400℃至约800℃的温度下进行，其中锗前驱物与硅前驱物的流速比介于约1至约4之间，且硼前驱物与硅前驱物的流速比介于约0.1至约1之间。10B所示的结构上方。第一层间介电层88可由介电材料所形成，且可透过任何适合的方法(例如化学气相沉积、等离子体增强化学气相沉积(plasma-enhancedCVD;PECVD)或流动式化学气相沉积)来沉积。介电材料可包括磷硅酸盐玻璃硅酸盐玻璃(Boro-SilicateGlass;BSG)、掺杂硼的磷硅酸盐玻璃(Boron-DopedPhospho-SilicateGlass;BPSG)、未掺杂的硅酸盐玻璃(undopedSilicateGlass;USG)或其他类似的材料。可透过任何可能使用的可接受制程形成其他绝缘材料。在一些实施例中，接触蚀刻停止层(contactetchstoplayer;CESL)87设置在第一层间介电层88与外延源极/漏极区氧氮化硅或其他类似的材料，其具有与上方的第一层间介电层88的材料不同的蚀刻速率。[0088]在图13A、13B中，可执行平坦化制程(例如化学机械研磨),以使第一层间介电层88的顶面与虚设栅极72或掩模74的顶面齐平。平坦化制程亦可移除虚设栅极72上的掩模74以及沿掩模74的侧避的栅极密封间隔件80、栅极间隔件86的部分。在平坦化制程之后，虚设栅极72、栅极密封间隔件80、栅极间隔件86和第一层间介电层88的顶面是齐平的。如此一来，虚设栅极72的顶面会透过第一层间介电层88而暴露。在一些实施例中，在平坦化制程使第一层间介电层88的顶面与掩模74的顶面齐平的情况下，可保留掩模74。[0089]在图14A、14B中，在一或多个蚀刻步骤中移除虚设栅极72和掩模74(若存在的话),进而形成凹陷90。亦可移除凹陷90中的虚设介电层60的部分。在一些实施例中，仅移除虚设栅极72,而保留虚设介电层60且暴露于凹陷90。在一些实施例中，从在晶粒的第一区(例如核心逻辑区)中的凹陷90移除虚设介电层60,并保留在晶粒的第二区(例如输入/输出区)中的凹陷90中的虚设介电层60。在一些实施例中，透过非等向性干式蚀刻制程移除虚设栅极72。举例而言，蚀刻制程可包括利用选择性蚀刻虚设栅极72而不会蚀刻第一层间介电层88或栅极间隔件86的反应气体的干式蚀刻制程。每一个凹陷90会暴露出各鳍片52的通道区58.每一个通道区58设置于外延源极/漏极区82的相邻对之间。在移除期间，当蚀刻虚设栅极72时，虚设介电层60可用作蚀刻停止层。接着，在移除虚设栅极72之后，可选择性地移除虚设介电层60。[0090]在图15A、15B中，形成栅极介电层92和栅极电极94以用于替换栅极。图15C绘示图15B的区域89的详细视图。栅极介电层92顺应性地沉积在凹陷90(见图14A、14B)中，例如在鳍片52的顶面和侧壁上以及栅极密封间隔件80/栅极间隔件86的侧壁上。栅极介电层92亦可形成在第一层间介电层88的顶面上。在一些实施例中，栅极介电层92包括氧化硅、氮化硅或前述的多层。在一些实施例中，栅极介电层92包括高介电常数(high-k)介电材料，且在这些实施例中，栅极介电层92可具有大于约7.0的介电常数值(k值)。栅极介电层92可包括金增强化学气相沉积(PECVD)及其他类似的制程。在将虚设介电层60的部分保留在凹陷90中的实施例中，栅极介电层92包括虚设介电层60的材料(例如二氧化硅(SiO₂))。[0091]栅极电极94分别沉积在栅极介电层92上，并填入凹陷90的剩余部分(见图14A和14B)。举例而言，虽然第15B中绘示单层栅极电极94,但是栅极电极94可包括任意数量的衬垫层94A、任意数量的功函数调谐层(workfunctiontuninglayers)94B和填充材料94C,前述的组合、前述的多层或其他类似的材料。在区域50N中，功函数调谐层94B可包括钛多层或其他类似的材料。在区域50P中，功函数调谐层94B可包括氮化钛(TiN)、氮化钨(WN)、材料。在填入栅极电极94之后，可执行平坦化制程(例如化学机械研磨)以移除栅极介电层92的过剩部分和栅极电极94的材料，其中前述过剩部分位在第一层间介电层88的顶面上方。因此，栅极电极94和栅极介电层92的材料的剩余部分形成所得到的鳍式场效晶体管的替换栅极。栅极电极94和栅极介电层92可统称为「栅极堆叠」。栅极和栅极堆叠可沿着鳍片52的通道区58的侧壁延伸。[0092]区域50N和区域50P中的栅极介电层92的形成可以同时进行，使得每个区域中的栅极介电层92是由相同的材料所形成。栅极电极94的形成亦可同时进行，使得每个区域中的栅极电极94是由相同的材料所形成。在一些实施例中，可透过不同的制程来形成每个区域中的栅极介电层92,使得栅极介电层92可以是不同的材料，以及/或者可透过不同的制程来形成每个区域中的栅极电极94,使得栅极电极94可以是不同的材料。当使用不同的制程时，可使用各种遮盖步骤来遮盖及暴露适当的区域。[0093]在图16A、16B中，在第一层间介电层88上方沉积第二层间介电层108。在一些实施例中，第二层间介电层108是由流动式化学气相沉积的方式所形成的流动式薄膜。在一些实施例中，第二层间介电层108是由介电材料(例如磷硅酸盐玻璃、硼硅酸盐玻璃、掺杂硼的磷硅酸盐玻璃、未掺杂的硅酸盐玻璃或其他类似的材料)所形成，且可由任何适合的方式(例如化学气相沉积和等离子体增强化学气相沉积)来沉积。在一些实施例中，在形成第二层间介电层108之前，使栅极堆叠(包括栅极介电层92以及对应且位在上方的栅极电极94)凹陷，使得在栅极堆叠正上方以及栅极间隔件86的相对部分之间形成凹陷，如图16A、16B所示。栅极掩模96包括填入凹槽中的一或多层介电材料(例如氮化硅、氮氧化硅活其他类似的材料),接着进行平坦化制程以移除延伸至第一层间介电层88上方的介电材料的过剩部分。后续所形成的栅极接触110(见图17A、17B)会穿透栅极掩模96,以接触凹陷的栅极电极94的顶[0094]在图17A、17B中，根据一些实施例，形成栅极接触110和源极/漏极接触112以穿过第二层间介电层108和第一层间介电层88.穿过第一层间介电层88和第二层间介电层108以形成用于源极/漏极接触112的开口，且穿过第二层间介电层108和栅极掩模96以形成用于栅极接触110的开口。可使用可接受的光刻和蚀刻技术来形成开口。在形成用于源极/漏极接触112的开口之后，穿过用于源极/漏极接触112的开口来形成硅化物层114。在一些实施例中，金属材料沉积在用于源极/漏极接触112的开口中。金属材料可包括钛(Ti)、钴(Co)、(Rh)、铌(Nb)、前述的组合或其他类似的材料，且可利用物理气相沉积、溅镀或其他制程来形成。随后，执行退火制程以形成硅化物层114。在外延源极/漏极区82包括硅的一些实施例中，退火制程会使金属材料与硅反应，以在金属材料与外延源极/漏极区82之间的界面处形成金属材料的硅化物。在形成硅化物层114之后，使用适合的移除制程来移除金属层的未反应部分。随后，在用于源极/漏极接触112的开口和用于栅极接触110的开口中形成衬垫(例如扩散阻障层、接着层或其他类似的层)和导电材料。衬垫可行平坦化制程(例如化学机械研磨)以从第二层间介电层108的表面移除过剩的材料。剩余的衬垫和导电材料会在开口中形成源极/漏极接触112和栅极接触110。源极/漏极接触112物理地且电性地耦接至外延源极/漏极区82。栅极接触110物理地且电性地耦接至栅极电极94。源极/漏极接触112和栅极接触110可在不同的过程中形成，或者可在同一过程中形成。虽然显示为形成在相同的截面中，但应理解的是，源极/漏极接触112和栅极接触110中的每一者可形成于不同的截面中，其可避免接触的短路。[0095]在图18中，绘示在根据一些实施例的区域50P中分别在图17A和17B中所示结构的细节。图18是沿着图1中所示的参考截面C-C来绘示。在一些实施例中，形成用于源极/漏极接触112的开口，使得开口延伸至各个外延源极/漏极区82中。在一些实施例中，每个开口都延伸穿过第四层82D,且暴露各个外延源极/漏极区82的第三层82C。在其他实施例中，每个开口可部分地延伸至各个外延源极/漏极区82的第三层82C中。在一些实施例中，源极/漏极接触112会穿过硅化物层114电性耦接至第三层82C。由于第三层82C是具有高浓度锗和硼的层，故会降低外延源极/漏极区82的阻抗。在源极/漏极接触112和各个外延源极/漏极区82之间的介面处的源极/漏极接触112的宽度W₁可大约等于鳍片52的间距。在一些实施例中，[0096]图19绘示根据一些实施例的鳍式场效晶体管的剖视图。图19是沿着图1中所示的参考截面C-C来绘示，除了多鳍片/鳍式场效晶体管之外。图19所示的结构与图18所示的结构相似，其中相似的特征由相似的表号来标示，且在本公开中将不再重复说明相似的特征。的制程步骤来形成图19所示的结构，且在本公开中将不再重复说明。在所示的实施例中，在源极/漏极接触112和各个外延源极/漏极区82之间的介面处的源极/漏极接触112的宽度W₂可小于鳍片52的间距。[0097]图20绘示根据一些实施例的鳍式场效晶体管的剖视图。图20是沿着图1中所示的参考截面C-C来绘示，除了多鳍片/鳍式场效晶体管之外。图20所示的结构与图18所示的结构相似，其中相似的特征由相似的表号来标示，且在本公开中将不再重复说明相似的特征。图的制程步骤来形成图20所示的结构，且在本公开中将不再重复说明。在所示的实施例中，在源极/漏极接触112和各个外延源极/漏极区82之间的介面处的源极/漏极接触112的宽度W可大于鳍片52的间[0098]图21绘示根据一些实施例的形成半导体装置的方法2100的流程图。方法2100从步骤2101开始，其中在有源区(例如图8A和8B图中所示的鳍片52)上方形成牺牲栅极(例如图有源区中形成外延源极/漏极区(例如图11B和11C中所示的外延源极/漏极区82),如以上参所述。在步骤2105中，将牺牲栅极替换成替换栅极所述。在步骤2107中，形成接触插头(例如图17A和17B中所示的[0099]根据一些实施例，一种半导体装置包括：栅极堆叠以及源极/漏极区。前述栅极堆叠位于有源区上方。前述源极/漏极区位于前述有源区中且邻接于前述栅极堆叠，前述源极/漏极区包括：第一半导体层、第二半导体层、第三半导体层半导体层具有第一锗浓度。前述第二半导体层位于前述第一半导体层上方，其中前述第二半导体层具有第二锗浓度，且前述第二锗浓度大于前述第一锗浓度。前述第三半导体层位于前述第二半导体层上方，其中前述第三半导体层具有第三锗浓度，且前述第三锗浓度大于前述第二锗浓度。前述第四半导体层位于前述第三半导体层上方，其中前述第四半导体层具有第四锗浓度，且前述第四锗浓度小于前述第三锗浓度。[0101]在一些实施例中，前述第一半导体层具有第一硼浓度。[0102]在一些实施例中，前述第二半导体层具有第二硼浓度，且前述第二硼浓度大于前述第一硼浓度。[0103]在一些实施例中，前述第三半导体层具有第三硼浓度，且前述第三硼浓度大于前述第二硼浓度。[0104]在一些实施例中，前述第四半导体层具有第四硼浓度，且前述第四硼浓度小于前述第三硼浓度。[0105]在一些实施例中，前述半导体装置更包括接触插头，电性耦接至前述源极/漏极区，前述接触插头延伸通过前述第四半导体层，且延伸至前述第三半导体层中。[0106]在一些实施例中，前述第一半导体层包括多个非连接部。[0107]在一些实施例中，前述第二半导体层包括连续层，延伸于前述第一半导体层的相邻非连接部之间。[0108]在一些实施例中，前述第三半导体层的一部分插入于前述第二半导体层的多个部分之间。[0109]根据另一些实施例，一种半导体装置包括：栅极堆叠、外延源极/漏极区以及接触插头。前述栅极堆叠位于有源区上方。前述外延源极/漏极区位于前述有源区中且邻接于前述栅极堆叠，前述外延源极/漏极区包括硅锗，且包括：第一半导体层半导体层以及第四半导体