《TigerSHARC处理器技术及其应用》课件第8章

第8章TS系列DSP系统设计技术8.1TS处理器的复位电路设计8.2TS处理器的引导模式和引导程序8.3初始化程序和特殊引脚8.4TS处理器系统时钟设计8.5TS处理器电源单元设计8.6JTAG接口设计8.7信号处理系统设计8.8多处理器系统的数据传输和同步协调技术 8.1TS处理器的复位电路设计

8.1.1TS101S的复位方式

TS101S的上电复位波形比较特殊，在设计复位电路时应引起充分重视。除了可以利用软件复位外，TS101S的硬件复位为两级复位，一是上电复位，一是上电稳定后的任何正常复位。要使TS101S产生正确的复位，必须在TS101S的复位引脚上输入满足复位时序要求的外部复位信号。图8.1-1TS101S上电复位时序图8.1-2利用TS101S正常复位时序8.1.2TS101S处理器复位电路设计

根据TS101S处理器复位波形的特殊要求，在进行系统设计时，外部复位输入必须满足其时序要求。下面重点讨论TS101S复位的常用电路。

通常要产生以上波形，既可以利用专用复位芯片实现，也可以通过FPGA编程实现。在一般的信号处理系统中，通常都使用FPGA/CPLD器件进行接口或者逻辑应用，因此可以利用其中的资源实现复位信号设计。当使用FPGA产生上电复位波形和时序控制时，由于FPGA也有自己的复位和配置过程，所以它和DSP加电过程存在一个次序的问题。上电后，如果CPLD芯片完成配置文件的读入时，DSP仍未上电稳定，则应充分延长复位起始阶段TSTART_LO的低电平时间，避免DSP上电未稳定而FPGA提供的上电复位波形已产生和结束。如果DSP上电稳定快于FPGA芯片配置文件的读入，则不必考虑。此问题在系统设计时应予以充分重视，否则DSP将无法正常工作。图8.1-3利用FPGA构成的复位逻辑电路

此外，也可以采用专门的复位电路芯片构成满足时序的复位电路。如ADM708S和ADM809-5S等。ADM708S是电源监控芯片，在电源上电、掉电或者电源低于某个门限值的情况下，会在复位引脚上产生复位脉冲，复位脉冲宽度典型值为200ms。这样，也可以用于DSP复位信号的产生。当然，该ADM708S的输出信号仍然需要经过图8.1-3的处理逻辑，才能连接到DSP的复位引脚上。

ADM809-5S与ADM708S的功能类似，也是专门用于多处理器系统中的电源监控芯片，当该芯片上电时，或者电源输入低于某个门限值时，将在输出引脚上产生一个低电平有效的复位信号。通过芯片内部的定时器，低电平能维持50ms以上，其用法与ADM708S类似。8.2TS处理器的引导模式和引导程序前两种情况属于硬件复位，硬件复位会引起处理器自动进行程序引导。软件复位时，TS处理器只是跳转到复位向量处执行，并且不执行从外部引导程序的操作。

所谓引导，就是TS处理器在硬件复位的情况下，自动从片外装载程序代码的过程。用户在VisualDSP++下调试程序成功后，就要考虑如何在无仿真器的状态下，把代码加载到TS处理器的片内或片外存储器中。只有一种例外，那就是TS处理器扩展了非易失的外部存储器，而且此外部存储器是32位宽的。复位后TS处理器直接执行外部存储器中的程序代码，这称为“非引导”(noboot)模式。

TS处理器支持两类引导模式：主引导(masterboot)和从引导(slaveboot)模式。在主引导模式下，TS处理器作为主动方，用外部口输出地址、读和BMS等控制信号，从EPROM或FLASH中加载代码。在从引导模式下，TS处理器作为被动方，不向外部输出控制信号，外部主机或其他设备通过TS处理器的主机接口、链路口传送要加载的代码；TS处理器仅仅启动若干DMA，并执行第一个DMA所接收到的加载核。另外，还可以选择“非引导”模式或利用TS处理器的EZ-ICE仿真器通过JTAG口加载程序。

通过BMS管脚可以将引导模式设置成主引导或从引导模式。在复位期间，如果BMS管脚为低，则选择EPROM或FLASH引导；如果该管脚为高，则TS处理器进入空闲状态，等待主机接口或链路口的引导信号，进入从引导模式。复位后，DMA通道0被自动配置好，DMA相应的两个TCB被初始化，于是从8位的外部引导EPROM地址0开始，把一个256字的程序块传送到内部存储器地址0x00～0xFF。DMA通道0的中断矢量初始化为内部存储器地址0x00。当DMA通道0传送完成时，产生中断，TS处理器开始从0x00执行加载核。然后，加载核通过一种单字DMA传送将后续应用代码和数据加载。最后，加载核启动一个256字的DMA，使其自身被用户应用程序代码覆盖。当该DMA过程完成时，DMA通道0的中断矢量入口地址为内部存储器地址0，用户的应用代码从此地址开始执行。EPROM引导自动使用8→32位的专用打包方式，低位在前，完成对EPROM的DMA读，只有DMA通道0支持该专用打包模式，故EPROM引导过程必须用该通道。另外，内核不能用指令(使BMS有效)访问引导EPROM。对EPROM的每一个读访问，TS处理器需要插入16个等待周期。

2.主机引导或链路口引导

在复位期间，如果BMS管脚为高，则TS处理器进入空闲状态，等待主机(host)接口或链路口(linkport)的引导信号。因此，如果需要通过主机引导模式加载处理器，那么必须将BMS管脚上拉到处理器的I/O电源。TS处理器自动检测主机或者链路口的活动，确定进入主机或者链路口引导方式。主机(Host)引导时，32位或64位主机通过外部口的数据和地址总线完成对TS处理器的引导。主机引导利用TS处理器的任何一个AutoDMA通道(DMA0或者DMA1，复位后被激活和初始化)进行代码传送。除了引导通道不同外，其引导过程与EPROM引导相同。主机通过DMA状态寄存器DSTAT监视AutoDMA的状态，以保证在引导过程中AutoDMA缓冲不发生overrun错误(缓冲因填满而丢数)。默认情况下，加电复位后外部总线宽度被设置成32位，因此，作为总线持有者的主机必须使用流水线协议与TS处理器通信。

任何一个链路口均能用于引导。链路口(linkport)引导使用TS处理器的任何一个链路口DMA通道。除了引导通道不同外，其引导过程与EPROM引导相同。VisualDSP++软件开发工具中默认使用链路口3完成链路引导，其过程与主机引导模式相似。8.2.2引导程序的生成方法

在VisualDSP++集成开发工具的示例程序中，提供了包括TS处理器在内的各种处理器的不同引导模式的加载程序源代码文件及其相应的工程文件。它们通常位于安装路径的…\TS\ldr目录中，如果需要，可以查阅这些文件。

在VisualDSP++集成开发工具中嵌入了引导程序生成工具(elfloader.exe)，可以将工程中的用户可执行文件(*.dxe)生成加载文件(*.ldr)。在VisualDSP++中，选择PROJECT属性页的编译类型的选项为加载文件(LOADERFILE)，然后在LOAD属性页选择加载方式，如图8.2-1所示。图8.2-1工程中的LOAD属性页示例8.2.3引导程序举例

以EPROM引导为例，默认情况下，VisualDSP++工具提供的引导程序生成程序(elfloader.exe)接受用户可执行文件(*.dxe)和加载运行文件(默认：Ts101_prom.dxe，即加载核)，并生成EPROM加载器输出文件(即加载码*.ldr)。该加载器输出文件定义引导过程中TS处理器的内部和外部存储器变量块如何被初始化，其格式如图8.2-2所示。其中块标签字(用来识别不同的初始化块)的格式如图8.2-3所示。图8.2-2EPROM加载格式图8.2-3标签字格式加载核(bootloadkernel)分为多种引导模式的程序代码。这些程序代码从EPROM、链路口或主机接口装入TS处理器，其过程比较复杂。下面以EPROM引导模式的加载核程序为例来说明其过程。

(1)加载核(TS101_prom.dxe)存放在EPROM/FLASH存储器的0x0000～0x003ff。它通过TS处理器的DMA0通道加载到内部存储器0x00000000～0x000000ff。当加载核被加载到TS处理器的内部存储器块0后，产生DMA0中断，使TS处理器退出空闲状态。TS处理器开始从地址0x00000000执行加载核。此时，TS处理器处于DMA0中断级，比DMA0优先级高的中断和全局中断(PMASK[60])是无效的。

(2)加载核设置SQCTL寄存器中的NMOD位，确保DSP运行在监督模式。RDS指令把当前的中断降低为子程序级。DMA0和全局中断重新使能。

(3) DMA0中断矢量指向dma_int。DMA0被配置为：从EPROM的地址0x400(0x0000～0x03ff放的是加载核TS101_prom.dxe)开始传送数据到内部存储器0x00000000(处理器的标识符，一个或两个字)。DMA服务程序要进行：编程TCB来启动DMA，修正EPROM指针，保持处理器处于IDLE状态。当DMA中断发生时，程序控制器指向DMA0中断矢量。在此矢量处，RTI指令使程序控制器返回到DMA服务程序，继续执行加载核。

(4)因为该引导不是链路引导，所以所有的链路口DMA通道控制寄存器复位，所有的链路口DMA无效。

(5)处理器ID被存储在XR10。

(6)加载核判断来自EPROM的数据块。前两个字被传送到内存0x00000000和0x00000001，这两个字是后续数据块的标签字。第一个字的位31:30是块的类型，位29:27是块的ID，位26:16为保留位，位15:0是块长度(count)。第二个标签字是指向目的地址的指针。

(7)块的ID与存储在XR10中的处理器ID比较。如果不同，则跳过该EPROM块，跳过的地址量由标签字的类型和长度值指定。如果ID号相同，则检测类型值。如果类型为1，则此块被传送到目的地址，一次一个字。如果类型为2，则标签字中若干个0被传送到目的地址，个数=长度值。以上两种情况中传送一旦完成，就返回到步骤(5)，重复执行。

(8)如果TYPE为0，则加载核执行“FinalInit”，也就是，用户应用代码把加载核覆盖，256字放入地址0x00000000～0x000000ff。这是最后一个DMA，可将处理器从IDLE状态唤醒，完成加载核的自我覆盖。但是，简单的自我覆盖会使用户应用代码在DMA0中断级开始执行。为了解决这一问题，加载核使用了下面的方法：①用户应用代码的第一个四字(最终放在0x00000000～0x00000003)被存储在xR11:8。

②下面的代码被写入0x00000000～0x00000003：

RETI=0;;NOP;;RTI(NP);Q[j31+=0]=xR11:8;;

③

DMA中断矢量设置为0x00000000。

④跳转地址缓冲池无效(BTBINV)，以清除缓冲池内的任何分支地址。

⑤ DMA把252个用户代码传送到0x00000004～0x000000ff。

⑥对TCB编程，启动DMA，处理器进入IDLE状态。

⑦当DMA完成时，响应DMA中断，程序控制器跳到地址0x00000000，开始执行步骤②中插入的代码。⑧执行下列指令：

RTI(NP);Q[j31+=0]=xR11:8;;

这些指令使中断降级，用户应用代码被放到0x00000000～0x00000003，控制器跳到地址0x00000000继续执行(因为RETI被设置为0x00000000)。用户代码从0x00000000开始，不处于中断级。注意，“无预测”(NP)选项是必需的，以使RTI指令不在BTB中缓存。

值得注意的是：如果系统中的外部存储器需要被特殊初始化(如SDRAM)，则这个存储器应由加载核来配置和初始化。因此，用户需要修改加载核，按照具体应用重新编写加载核，但必须保证加载核长度不超过256个字。默认的加载核源代码如下：

/*******************************************************/

.sectionseg_ldr;

/*****************Startofcode*************************/

_main:

xr0=0x00000201;; //设置程序控制寄存器的NMOD和BTB使能

SQCTLST=xr0;; //传送到寄存器SQCTLST

rds;; //中断简化为子程序

//如果用户要对SDRAM控制寄存器等进行配置，在此处完成

jL0=0;;

jL1=0;;

j0=_dma_int;; //设置DMA中断矢量

IVDMA0=j0;; //使能全局和DMA0中断

yr0=0;; //使用零初始化

LCTL0=yr0;; //关闭并且清除链路口

LCTL1=yr0;;

LCTL2=yr0;;

LCTL3=yr0;;

xr1=0x00040004;; //count=4,modify=4

xr3=0x00000000;;

DC4=xr3:0;; //关闭DMA

DC5=xr3:0;;

DC6=xr3:0;;

DC7=xr3:0;;

DC8=xr3:0;;

DC9=xr3:0;;

DC10=xr3:0;;

DC11=xr3:0;;

xr0=0x400;; //xr0=源变址寄存器

xr3=0xc3000000;; //初始化参数

xr4=0;; //xr4=目的地址寄存器

xr7=0x43000000;; //初使化参数

xr8=1;;

xr10=SYSTAT;;

xr1=0x00000007;;

xr10=r1andr10;; //xr10=处理器ID

/*********************************************************/

_boot_loop:

xr1=0x00020004;; //源count=2,modify=4

xr5=0x00020001;; //目的count=2,modify=1

xr9=8;; //prom指针修正值

call_do_dma(NP);; //读处理器DMA传输

xr2=[j31+=0];; //读处理器ID、type和count

j0=[j31+1];; //读目的

xr1=0x0000FFFF;;

xr9=r1andr2;; //屏蔽count

xr6=0x00001B03;;

xr6=fextr2byr6;; //提取处理器ID

xcomp(r6,r10);; //比较是否相同

ifnxaeq,jump_wrong_id(NP);; //如果不同，则跳转

xr6=0x00001E02;;

xr6=fextr2byr6;; //否则，提取类型

ifxseq,jump_final_init(NP);; //如果为0，则初始化

xr6=r6-r8;; //为1时

ifxaeq,jump_init_data(NP);; //非0数据初始化

/**********************************************/

_zero_init: //否则，零数据初始化

LC0=xr9;; //传送count到循环计数器

_zero_init_loop:

[j0+=1]=yr0;; //用0初始化

ifNLC0E,jump_zero_init_loop(NP);;

jump_boot_loop(NP);; //检查下一项

/*******************************************/

_init_data:

LC0=xr9;; //传送count到循环计数器

xr1=0x00010004;; //源count=1,modify=4

xr5=0x00010001;; //目的count=1,modify=1

xr9=4;; //prom指针修正值

_init_data_1:

call_do_dma(NP);; //DMA传输

xr6=[j31+=0];; //读一个字

[j0+=1]=xr6;; //写一个字

ifNLC0E,jump_init_data_1(NP);;

jump_boot_loop(NP);; //检查下一个块

/*************************************************/

_wrong_id:

xr6=0x000001E02;;

xr6=fextr2byr6;; //提取类型

ifxseq,jump_skip_255(NP);; //如果为0，则转为初始化

xr9=lshiftr9by2;; //否则，4倍count

xr6=r6-r8;; //如果为1

ifxaeq,jump_skip_block(NP);; //跳转到skipblock

xr9=0;; //否则为0，零初始化，不跳转

jump_skip_block(NP);;

_skip_255:

xr9=0x3FC;; //prom指针修正值

=255×4

_skip_block:

xr0=r0+r9;; //调整prom指针

jump_boot_loop(NP);; //检查下一个块

/************************************************************

本程序用DMA0传送数据

输入:xr3:0=源TCB,xr7:4=目的TCB,xr9=prom指针修正值*****************************************************/

_do_dma:

DCS0=xr3:0;; //启动DMA

DCD0=xr7:4;;

idle;; //等待DMA中断

xr0=r0+r9;; //调整prom指针

cjmp(NP)(ABS);; //返回

/*******************DMA0ISR*************************/

_dma_int:

nop;; //注意：RTI不能为ISR的第一个指令

rti(ABS)(NP);;

/***************FinalInit—完成加载核自我覆盖*************/

_final_init:

xr9=4;; //最终初始化仅仅一个

xr0=r0-r9;; //备份一个字(4Byte)

xr1=0x00040004;; //源count=4,modify=4

xr5=0x00040001;; //目的count=4,modifier=1

xr9=16;;

call_do_dma(NP);; //DMA传输

xr11:8=Q[j31+=0];; //前4条用户指令放置到xr11:8

j0=_last_patch_code;; //移动到位置0x00000000~0x00000003

j1=0;;

LC0=4;;

_patch_loop:

xr6=[j0+=1];;

[j1+=1]=xr6;;

ifNLC0E,jump_patch_loop(NP);;

j1=0;; //设置DMA0中断矢量0x00000000

IVDMA0=j1;;

yr0=0x80000000;; //IMASKH值，屏蔽除仿真器中断之外的其他中断

xr1=0x00FC0004;; //count=0xFC,modifier=4

xr4=4;; //起始位置0x4,临时位置0x0~0x3

xr5=0x00FC0001;; //count=0xFC,modifier=1

btbinv;; //cache不可用

DCS0=xr3:0;; //启动DMA

DCD0=xr7:4;;

idle;;

//等待DMA完成

//DMA0中断后，跳转到0x0执行

/****************LastPatch************************/

_last_patch_code:

RETI=0;; //设置RETI到0x0(临时)

IMASKH=yr0;; //屏蔽中断

rti(ABS)(NP);Q[j31+=0]=xr11:8;; //简化中断

nop;;

nop;;

nop;;

nop;;

8.3初始化程序和特殊引脚

8.3.1初始化参数

1.主要寄存器

● SYSCON：该寄存器定义总线控制配置。硬件复位后，只能对其进行一次编程，系统运行期间它是不能被改变的，即第一次编程后，任何对它的写均被忽略。SYSCON的初始值是0x000279E7。它定义了所有总线为32位宽，使用3个等待状态的慢速流水线协议。● SDRCON：该寄存器定义了SDRAM配置。复位后，只能对其进行一次编程，系统运行期间它是不能被改变的。SDRCON的初始化值是零，意味着复位后SDRAM是关闭的。

● SQCTL：通过向该寄存器写，来配置和控制程序控制器，复位后其值为0x0100。它表示处理器工作在用户模式下。

● BUSLK：该寄存器定义总线状态，复位后其值为0。当该寄存器中位0置1时，处理器请求总线，并在该位置1期间占用总线。

2.中断初始化状态

中断初始化状态如表8.3-1所示。

3.总线

系统复位后，对存储器、主机和多处器访问的外部总线宽度设为32位。总线配置为3个等待状态的慢速流水线协议。

4. SDRAM

系统复位后，SDRAM是关闭的，要访问SDRAM，就需要配置SDRCON寄存器，并对SDRAM芯片进行初始化。配置内容包括行、列BANK的数目，刷新计数，读写延迟等。8.3.2初始化程序举例

1. SDRAM初始化程序片段

#include<defts101.h>

#include“TSEZkitDEF.h”

.sectionprogram;

SDRAM_Init:

xr0=SYSCON_MP_WID64|SYSCON_MEM_WID64|

SYSCON_MSH_SLOW|SYSCON_MSH_WT3|SYSCON_MSH_IDLE|

SYSCON_MS1_SLOW|SYSCON_MS1_WT3|SYSCON_MS1_IDLE|

SYSCON_MS0_SLOW|SYSCON_MS0_WT3|SYSCON_MS0_IDLE;;

SYSCON=xr0;;

/*32MbDIMM模型和rev1.3EZ-kit的SDRAM设置*/

xr0=SDRCON_INIT|SDRCON_RAS2PC4|SDRCON_PC2RAS3|SDRCON_REF1200|

SDRCON_PG256|SDRCON_CLAT2|SDRCON_ENBL;;

SDRCON=xr0;;

2.初始化标志管脚FLAG

复位后，所有FLAG管脚默认为输入管脚，TS处理器的SQSTAT将锁存其值。下面的代码表示如何将FLAG2管脚变换为输出管脚。

xr0=SQCTL;; /*读程序控制寄存器*/

xr0=bsetr0bySQCTL_FLAG_EN_P;; /*设置Flag2作为输出(位22)*/

SQCTL=xr0;; /*写控制寄存器*/8.3.3特殊引脚功能说明

1. strap引脚

1) TS101S的strap引脚

TS处理器的strap引脚是复用引脚，在上电复位期间有特殊用途，用来确定处理器的工作模式，复位后正常工作时，其功能又将发生变化。

TS101S的strap引脚的定义和功能如表8.3-2所示。

2) TS201S的strap引脚

TS201S处理器有四个双重strap引脚：、、TMR0E和。这些引脚在上电复位时可以选择加载模式、SYSCON/SDRCON写使能、链路口宽度和中断方式(电平/边缘)等，且复位后有其他功能。

这四个引脚的每一个都有内部上拉电阻、下拉电阻或无电阻(三态)。电阻的类型取决于RST_IN是低电平还是高电平。表8.3-3说明了在复位和正常工作期间电阻的连接方式。pd_0引脚有5kΩ内部下拉电阻，只对于ID2-0 = 000的处理器；pu_0引脚有5kΩ内部上拉电阻，只对于ID2-0 = 000的处理器。

strap引脚的功能和使用情况简要说明如下：

BMS引脚用来设置EEPROM(默认)或外部引导模式。在复位期间，假如处理器的ID2～ID0引脚为000，其BMS内部为5kΩ下拉电阻。系统中所有其他ID2～ID0编号为1到N的DSPs的BMS内部没有上拉或下拉电阻。要改变默认值，可在BMS和VDD_IO之间连接500Ω的上拉电阻。

BM引脚设置IRQ3～IRQ0的中断屏蔽(默认)和中断使能。在复位期间，BM内部为5kΩ的内部下拉电阻。要改变默认值，可在BMS和VDD_IO之间连接500Ω的上拉电阻。

2.阻抗匹配和驱动能力配置引脚

1) TS101S的阻抗匹配和驱动能力配置引脚

TS101S的阻抗匹配引脚为CONTROLIMP2～CONTROLIMP0，用于选择正常驱动模式和ADC驱动模式。驱动强度选择引脚DS2～DS0，用于选择驱动强度。CONTROLIMP2～CONTROLIMP0的定义在表8.3-4中给出，DS2～DS0的定义在表8.3-5中给出，其中驱动强度7为100%。

2) TS201S的阻抗匹配和驱动能力配置引脚

TS101S的阻抗匹配引脚为CONTROLIMP1～CONTROLIMP0，用于选择正常驱动模式、脉冲模式和ADC驱动模式。CONTROLIMP0内部有5kΩ下拉电阻，CONTROLIMP1内部有5kΩ上拉电阻，这些引脚用于控制输出的驱动阻抗。CONTROLIMP1～CONTROLIMP0的定义在表8.3-6中给出。驱动强度选择引脚DS2～DS0，用于选择驱动强度。DS2和DS0内部有5kΩ上拉电阻，DS1内部有5kΩ下拉电阻。这些引脚控制ADSP—TS20xS输出的驱动强度。DS2～DS0的定义在表8.3-7中给出。

3) TS201S的ENEDREG配置引脚

不使用内部整流器时，ENEDREG引脚必须接到VSS(地)。如果需要使用内部整流器，这个引脚需要上拉到电源。ENEDREG引脚内部有5kΩ上拉电阻，它用来选择内部DRAM电源整流器是失能还是使能。

8.4TS处理器系统时钟设计

8.4.1TS101S系统时钟设计

TS101S有两对差分时钟输入引脚，分别是LCLK_P(N)和SCLK_P(N)。输入时钟经过内部的时钟管理单元后，形成DSP内部时钟，它们分别是SCLK(系统时钟)和CCLK(内核时钟)。其相互关系如图8.4-1所示。图8.4-1时钟关系

1)系统时钟SCLK

SCLK是系统时钟，它为外部总线接口提供时钟。外部总线接口运行于1×SCLK频率，同时SCLK与TS101S的外部输入时钟频率相同，即内部的DLL将输入时钟SCLK_P锁定后的输出称为系统时钟SCLK。最大的SCLK时钟频率为DSP内核时钟CCLK频率的一半。注意，在外部连接时，SCLK_P和LCLK_P引脚必须连接到同一个时钟源。

2)内核时钟CCLK

CCLK是内核时钟，它由LCLK驱动内部的锁相环PLL形成。CCLK为处理器的内核、内部总线、存储器和链路口提供时钟源，指令执行速度也等于CCLK。处理器的LCLKRAT引脚确定由LCLK到CCLK的时钟倍频数，倍频数的选择参见表8.4-1。由表8.4-1可以看出，最高的内核时钟频率可以达到输入时钟的六倍。但需要注意的是，内核时钟最高只能工作在300MHz。系统时钟SCLK的输入范围是40～100MHz。链路口的时钟有CCLK驱动，链路口的时钟频率最高为CCLK的1/2。如内核工作频率为250MHz时，链路口的时钟为125MHz。链路口时钟由CCLK通过软件可编程分频器得到。

将SCLK和LCLK连接到同一个时钟源是芯片内部的要求。在设置倍频系数时，所得到的核时钟周期最好是整数。当然，设置成非整数值在功能上也是可以的，但是需要注意，得到的时钟的占空比要满足50%左右的要求。

在设计时钟电路时，还必须增加专门的滤波电路，以确保时钟的稳定性。图8.4-2给出了VREF、SCLK_N和LCLK_N的滤波电路，该电路为参考电压输出、系统时钟和局部参考时钟提供了参考电压。图8.4-2时钟输入滤波电路

在设计系统时钟电路时，由于处理器内核工作时钟频率不断提高，虽然在内部采用PLL电路来提高内核工作时钟的稳定性，但仍然要求外部输入时钟信号是稳定的并且不能有较大的抖动。否则在多时钟源系统中，就会导致整个系统的时钟混乱甚至工作不稳定。

在上图中，R1为2kΩ电阻，R2为1.67kΩ电阻，C1为1μF电容(SMD)，C2为1nF电容(HFSMD)，并且尽量贴近DSP引脚放置。通常，在多处理器系统内，要求采用同频同相的时钟。实际上，在整个信号处理系统中，尽管系统由多块电路板组成，但也要求有一个统一的时钟。此外，在多处理器系统中，也应由统一的时钟源进行驱动，而且时钟信号要具有较小的失真。这样处理器之间、处理器与外部设备之间才能进行有效的同步通信。TS处理器的工作频率很高，对时钟参数和抖动的要求也很高，LCLK/SCLK最大的输入抖动偏差为100ps。在选择时钟驱动芯片时，必须查阅相关的资料，选择合适的时钟驱动器，才能保证整个系统有稳定的时钟源。否则，高频时钟的抖动会引起内部时钟周期不稳，使DSP运行不可靠或者出错。基于以上考虑，在时钟电路设计中应注意以下几点：

(1)由一个晶振(或外接时钟)作为多处理器系统的同频同相时钟源。

(2)同一电路板上各个DSP的时钟用同一驱动器的各个门分别并行驱动，不应采用串行驱动方式，更不能将不同频率的时钟源用同一个时钟驱动器进行驱动。图8.4-3所示为扇型驱动方式。驱动器可以采用ACTQ240，IDT49FCT805/A或CY7C992等。图8.4-3扇型驱动器

(3)时钟部分应处于电路板中央位置，使时钟驱动线到各DSP的距离大体相等，保证各时钟的相位差在一个允许的范围内。

(4)用高速小规模集成电路驱动时，还应选择其正、负相驱动延时相差较小的芯片。

(5)在PCB布时钟线时，时钟线应尽可能靠近地线层，且尽可能短。如果布线较长，则时钟驱动线应串接30Ω左右的串联匹配电阻，以减少信号反射(适用于TTL电路驱动)。当然，如果条件允许，在PCB设计过程中最好进行信号完整性仿真。图8.4-4多处理器系统时钟配置电路8.4.2TS201S的系统时钟设计

TS201S的时钟输入引脚是SCLK，称为SCLK(系统时钟)。输入时钟经过内部的时钟管理单元后，形成DSP内部的4种时钟，它们分别是SCLK(系统时钟)、CCLK(内核时钟)、外设总线时钟(SOCCLK)和链路口时钟(LxCLKOUT)。其相互关系如图8.4-5所示。图8.4-5TS201S处理器的系统时钟

TS201S处理器系统时钟包含：

(1)系统时钟SCLK：为外部总线口提供时钟。

(2)内核时钟CCLK：作为内核、内部总线、存储器以及链路口的时钟，指令执行速度也等于CCLK。内核时钟由SCLK倍频得到，其关系是CCLK=SCLK×SCLKRATx，而SCLKRATx是时钟倍频比选择引脚，它的取值范围为4～12。

(3)外设总线时钟SOCCLK：是I/O处理器的总线时钟，通常等于1/2×CCLK。

(4)链路口输出时钟LxCLKOUT：等于CCLK/CR，CR为寄存器LCTLx中的速度设置位，其取值范围为1～4。图8.4-6Rev0.x版SCLKRC延迟电路

8.5TS处理器电源单元设计

8.5.1TS处理器电源供电的特点和要求

1. TS处理器电源供电的主要特点

TS处理器的电源供电有以下主要特点：

(1)供电电压种类多。为了减小处理器的功耗，它们的电源都采用分区供电，其内核电源电压和I/O供电电压分别供电，需提供多种供电电压。如TS101S需要提供内核电源、I/O电源VDD和模拟电源等三种电源电压；TS201S除了上述三种电源外，还需要为内部的SDRAM提供电源。

(2)内核电压供电电压低、电流大。如TS101S的内核电压为1.2V，典型工作电流为1.4A；TS201S的内核电压为1.0V，典型工作电流为1.8A。

(3)电源电压的稳定度要求高，一般为5%左右。如TS101S的内核电压的正常工作范围为1.14～1.26V，TS201S的内核电压的正常工作范围为1.0～1.1V。电源电压只允许80～100mV的波动范围，因此其稳定度要求很高。

(4)电源输入引脚多，使用时每个电源输入引脚都必须连接在相应的电源上，不能忽略不连。

(5)对电源的加电次序有一定的要求，一般需要同时加电，也可以先加内核电源，然后加I/O电源。

(6)各电源必须设计独立的滤波电路，以减小相互影响并提高滤波效果。滤波电容应尽可能靠近引脚放置。

2. TS101S电源供电的基本要求

TS101S的内核时钟的最高工作频率为250MHz或者300MHz。其内部有三种电源：数字3.3V，用于I/O供电；数字1.2V，用于DSP内核供电；模拟1.2V，用于内部锁相环电路供电。TigerSHARCDSP要求数字3.3V和1.2V同时上电。若无法严格同步，应保证内核电源1.2V先上电，I/O电源3.3V后上电。

TS101S的总功耗由两部分组成：一部分是由内部电路引起的，称为内核功耗；一部分是由外部输出驱动切换引起的，称为IO功耗。

内核功耗(VDD供电)取决于指令的执行顺序、指令的并行程度和工作频率等因素。表8.5-1给出了各种不同条件下TS101S的内核电源的电流IDD的值。图8.5-1工作电流估算方法按照上面的估计方法，需要了解系统在不同情况下工作的比例。在系统设计阶段，要得到这些时间比是件不太容易的事情。根据我们开发工作的经验，典型情况下内核电流

IDD = 0.8～1.2A。

TS101S内核的最大工作电流与外界温度和其工作频率都有关系。图8.5-2和8.5-3分别给出了内核工作电流随频率和温度的变化曲线。在常温和正常工作电压下，TS101S内核工作电流为1.277A，它是DSP进行单指令多数据(SIMD)方式下，4个16位定点字乘加与两个四字读取并行操作，同时还需要进行由外部口到内部存储器的DMA操作，工作频率为250MHz条件下所需的工作电流。图8.5-2工作电流与频率的关系(250MHz核时钟)图8.5-3工作电流与温度的关系供给DSP内核的电流可根据不同的并行处理任务和内核工作频率确定。若并行处理较少，工作频率低，则所需电流就小。最大内核功耗为内核电压与电流的乘积。

I/O功耗(对VDD_IO)主要是输出引脚(例如：数据线的某个位由高到低，或由低到高)切换消耗的，而且该功耗与系统的外部扩展情况和器件特性有关。其功耗值主要由以下参数决定：

(1)在每个周期中需要切换的输出引脚数量；

(2)输出引脚的负载电容值；

(3)该引脚上的电压峰峰值；

(4)该引脚上可以切换的最大频率。I/O部分的平均电流为0.137A，功耗为

PDD_IO = 0.1370A × 3.3V = 0.45W

3. TS201S电源供电的基本要求

值得注意的是，TS201S处理器功耗远大于TS101S，需要附加专门的散热器，否则当TS201S的工作频率超过300MHz时，在室温条件下会有较严重的发热。

TS201S器件消耗的总功率是处理器的每个电压域(VDD、VDD_DRAM、VDD_IO)上消耗的功率总和，包括内核逻辑、内部DRAM、I/O逻辑等。作为器件功耗计算的基础，先分析各电源的电流消耗量。

1) VDD电流

VDD电源上的总内部电流消耗(IDD)是处理器的静态和动态分量之和。由于处理器的动态活动取决于应用代码和相关数据操作数的指令执行序列，在估计处理器内核消耗的动态电流(IDD_DYN)时，了解指令的执行是非常重要的。可以通过将不同活动级的加权平均值与基线动态电流特性相乘，得到动态电流消耗。

下面的定义适用于表8.5-3所示的内部动态活动级(IDD_DYN)。除了IDD_DMA和IDD_IDLE活动级，每个活动级都没有停顿周期，因此代表了最差情况下的处理器内核活动。

(1) IDD_CLU_HIGH_CLU的持续高活动级操作，定义为XCORRS指令并在每个周期并行访问两个四字长数据。同时，在同一个周期中，执行64位的并行ALU、SIMD四字长16位复数乘法或64位双格型历史寄存器的刷新操作。数据的取出和操作是随机的，数据和指令分别位于独立的内存块中，以获得最高的数据吞吐量，并确保不发生停止周期。这个IDD_CLU_HIGH活动级还包括一个同时的外部端口DMA序列，如IDD_DMA活动级中介绍的那样。

(2)IDD_CLU_TYP_CLU的持续典型活动级操作被定义为ACS和PERMUTE指令的组合。ACS指令和四位字长格型历史寄存器的读取一起发生，还进行一个长字存储器访问；PERMUTE指令与两个四字长数据读取一起发生。数据的取出和操作是随机的，数据和指令分别位于独立的内存块中，以获得最高的数据吞吐量，并确保不发生停止周期。这个IDD_CLU_TYP活动级还包括一个同时的外部端口DMA序列，如IDD_DMA活动级中介绍的那样。

(3) IDD_CLU_LOW_CLU的持续低活动级操作被定义为TMAX或MAX指令，还进行两个并行四字长数据读取，在每个执行周期中的每个计算块中发生移位操作。数据的取出和操作是随机的，数据和指令分别位于独立的内存块中，以获得最高的数据吞吐量，并确保不发生停止周期。这个IDD_CLU_LOW活动级还包括一个同时的外部端口DMA序列，如IDD_DMA活动级中介绍的那样。

(4) IDD_FFT是处理器内核的计算单元的持续高活动级浮点操作。这个活动级是一个SIMD浮点加/减双操作，还包括下述几种操作之一：四字长合并访问，单个四字长数据访问，一个SIMD浮点乘法和一个四字长合并访问，一个SIMD浮点乘法和一个四字长合并访问，一个对某个计算单元中的两个通用寄存器的长字访问。数据的取出和操作是随机的，数据和指令分别位于独立的内存块中，以获得最高的数据吞吐量，并确保不发生停止周期。这个IDD_FFT活动级还包括一个同时的外部端口DMA序列，如IDD_DMA活动级中介绍的那样。

(5) IDD_COMPUTE_HIGH是处理器内核的计算单元的持续高活动级操作。这个活动级是下述操作之一：并行进行的一个SIMD四字长16位定点乘法和一个SIMD四字长16位定点加法，并行进行的一个SIMD扩展浮点乘法和一个SIMD扩展浮点加法，同时执行双合并存储器读取。数据的取出和操作是随机的，数据和指令分别位于独立的内存块中，以获得最高的数据吞吐量，并确保不发生停止周期。这个IDD_COMPUTE_HIGH活动级还包括一个同时的外部端口DMA序列，如IDD_DMA活动级中介绍的那样。

(6) IDD_COMPUTE_TYP是处理器内核的计算单元的持续典型活动级操作。这个活动级是下述操作之一：一个SIMD四字长16位定点乘法，一个SIMD四字长16位定点加法，一个SIMD扩展精度浮点乘法，一个SIMD扩展精度浮点加法。其中任一指令与两个四位字长数据取出同时发生。取出和操作的数据是随机的。这个IDD_COMPUTE_TYP活动级还包括一个同时的外部端口DMA序列，如IDD_DMA活动级中介绍的那样。

(7) IDD_CTRL是控制活动为连续判断指令和分支预测的序列。可故意将分支预测的错误率设置为50%，以获得相同的分配。这个IDD_CTRL活动级还包括DMA活动级，如IDD_DMA活动级中介绍的那样。

(8) IDD_DMADMA活动是一个从外部存储器到内部存储器的单通道外部端口DMA，使用四字长传送总共32个字。DMA被链接到自身(以便连续运行)，不使用中断。在初始化DMA序列后，不涉及处理器内核，它仅执行IDLE;;指令。

(9)IDD_IDLE是用于闲置活动的VDD电流。这个活动级定义为处理器内核仅执行一个IDLE;;指令，没有激活的DMA或中断。

在VDD域估计动态电流消耗需要两步：第一步决定动态基础电流；第二步决定每个离散矢量的活动占整个应用代码的百分比。ADSP—TS201SIDD_BASELINE动态电流特性图如图8.5-4所示。图8.5-4TS201SIDD_BASELINE动态电流特性图通过将动态基础电流的值与每个分立矢量的活动因子值相乘，可以计算出处理器内核的动态电流。然后，将这个值与应用程序中每个矢量花费的时间百分比相乘，用等式表示为

(%IDD_CLU_HIGH×IDD_CLU_HIGH活动因子×IDD_BASELINE)+

(%IDD_CLU_TYP×IDD_CLU_TYP活动因子×IDD_BASELINE)+

(%IDD_CLU_LOW×IDD_CLU_LOW活动因子×IDD_BASELINE)+

(%IDD_FFT×IDD_FFT活动因子×IDD_BASELINE)+

(%IDD_COMPUTE_HIGH×IDD_COMP_HIGH活动因子×IDD_BASELINE)+

(%IDD_COMPUTE_TYP×IDD_COMP_TYP活动因子×IDD_BASELINE)+

(%IDD_CTRL×IDD_CTRL活动因子×IDD_BASELINE)+

(%IDD_DMA×IDD_DMA活动因子×IDD_BASELINE)+

(%IDD_IDLE×IDD_IDLE活动因子×IDD_BASELINE)+

=加权平均总动态电流(IDD_DYN)图8.5-5典型静态电流特性图图中的每条曲线代表一个给定电压下的基础静态内部电流值。为计算VDD电压域上的总静态电流(IDD_STATIC)，从代表设备电压的曲线出发，在这条曲线上找到系统中设备运行时将处于的特定温度，通过找到曲线左侧标签为“静态电流”的纵轴交叉点，可以估计基础静态电流值。

假定所有的处理器内核运行在VDD=1.05V，TCASE的最大值是25℃。因此，从图8.5-6可以看出，VDD电压域消耗的静态电流是0.20A。

总内核电流(IDD)估计：

IDD=IDD_DYN +IDD_STATIC

IDD约为2A左右。

2) VDD_A电流消耗

每个TS201S处理器包括一个模拟锁相同步逻辑(PLL)和相关电路，为内核和外设逻辑提供时钟信号。

TS201S处理器有两种工作频率等级(500和600MHz)，对每个工作频率有两个特定的VDD_A电压要求。因此，对每个速度等级相应地有两种不同的IDD_A电流值：典型值和最大值。

对于500MHz频率工作的器件，处理器的模拟电路消耗的典型电流(IDD_A(TYP))是20mA。500MHz时每个处理器的最大电流IDD_A(IDD_A(MAX))是50mA。

对600MHz频率工作的器件，由于器件工作电压的提高，IDD_A电流略有增加。每个处理器的模拟电路消耗的典型电流(IDD_A(TYP))是25mA。600MHz时每个处理器的最大电流IDD_A(IDD_A(MAX))是55mA。

3)总内部功率(PDD)估计

由于VDD_A从VDD导出，可以用下式计算VDD电压域上的总功耗(PDD)估计值：PDD=VDD×(IDD+IDD_A(典型值))这个值约为2.2W左右。

4) VDD_DRAM电流消耗

TS201S处理器的内部DRAM模块可以从外部电压源供电。VDD_DRAM源的电压要求取决于处理器的工作频率。对500MHz速度等级的器件，VDD_DRAM电压域需要1.50V的电源；对600MHz速度等级的设备，内部DRAM的电源必须是1.60V。

(1)对500MHz的设备，内部DRAM消耗的典型电流值(IDD_DRAM(TYP))是250mA。这个值代表典型内核和I/O活动使用内部DRAM的过程中所消耗的电流。处理器的内部DRAM的典型功耗(PDD_DRAM(TYP))是375mW。

(2) 500MHz设备的内部DRAM消耗的总的最大电流值(IDD_DRAM(MAX))是400mA。因此，处理器的内部DRAM消耗的总的最大功率(PDD_DRAM(MAX))是600mW。

(3)对600MHz的设备，内部DRAM消耗的典型电流(IDD_DRAM(TYP))是280mA。处理器的内部DRAM消耗的典型功率(PDD_DRAM(TYP))是448mW。

(4) 600MHz设备的内部DRAM消耗的总的最大电流值(IDD_DRAM(MAX))是430mA。因此，处理器的内部DRAM消耗的总的最大功率(PDD_DRAM(MAX))是688mW。

5) VDD_IO电流消耗

VDD_IO电压域上总的外部功耗(PDD_IO)包括三部分：外部端口、链路口和与外部管脚输出驱动器和控制逻辑相关的电路。这三种电流分量包括静态和动态分量。

VDD_IO源的外部端口的动态电流消耗由输出管脚的电平跳变引起，且与系统相关。对每个特定的管脚组，消耗的功率值依赖于：

(1)在每个周期内跳变的输出管脚数O；

(2)输出管脚的负载电容C；

(3)它们的电压范围VDD_IO；

(4)管脚的最高跳变频率f。负载电容应该包括连接的每个设备的输入电容和处理器自身的输入电容(CIN)。为了更准确，应尽可能包括PCB走线电容。开关频率包括将负载驱动为高电平，然后回到低电平。地址和数据管脚可以在1/2SCLK的最高频率下驱动为高电平和低电平。

在给定上述4个参数后，可计算外部端口消耗的、VDD_IO

源上的地址、数据和控制管脚的平均动态电流值：IDD_IO_EP_DYN=O×C×VDD_IO× f外部端口静态电流是处理器的内部电路消耗的静态电流。VDD_IO域上的外部端口电路消耗的静态电流大约是7.0mA。注意，当计算VDD_IO域上的总电流估计值时，7mA这个值包括系统中每个处理器的贡献。

VDD_IO域上的链路口电流(IDD_IO_LP)消耗包括三个分量：外部动态电流、内部静态电流和内部动态电流。发送链路口的外部动态电流可以忽略，在电流消耗估计中可以忽略。(对接收链路口也是如此。)链路口的输出管脚被电流模式驱动器驱动，因此差分输出管脚的逻辑值由电流的方向决定，而不是输出管脚的电压值。因此，对链路口的外部动态电流不依赖于C×V×F。而且，LVDS上的外部电容负载对链路口的电流消耗没有影响。估计内部静态电流的一部分是由于链路口和其相关逻辑的有效电路产生的，这个分量不依赖于链路口的数据位宽(1比特或4比特模式)。链路口的内部静态电流的其余部分由差分管脚对上的端接方法决定。由于LVDS链路口使用电流模式驱动器，通过LVDS接收机的“P”和“N”管脚的100Ω端接电阻，把“P”和“N”差分模式驱动器连接为电流环路，对内部静态电流有贡献。内部动态电流取决于输出驱动器电路的跳变频率和与相关内部电路有关的电容。(而大多数动态跳变是由于链路口的差分数据和时钟的跳变引起的，尽管传输块结束时单端的控制信号的输出和响应在链路口传输期间也是跳变的，但它们的贡献可以被忽略。)

表8.5-4是每个链路口不同频率、数据宽带、数据活动级和端接方法时的总电流值。(如下面段落介绍的那样，这个表中没使用的LVDS数据管脚对未被连接。)这些值在TCASE = 85℃和VDD_IO = 2.5V下得到。下面对总I/O功率估计(PDD_IO)进行估计。

对每个处理器VDD_IO域上消耗的总功率(PDD_IO)，可以通过将总I/O电流估计值IDD_IO与VDD_IO相乘得到：PDD_IO=VDD_IO×IDD_IO总I/O功率估计为313mW左右。总的来说，TS201S的功率估计为P(总)=P(内部)+P(外部)+P(edram)

TS201S基本功率值为：

●

“典型”(Typical)平均核功率@1.00VVdd，500MHz，25C=2.0W；

●“典型”(Typical)平均核功率@1.00VVdd，500MHz，85C=2.7W；

●“最大”(Max)核功率@1.05VVdd,500MHz,85C=3.5W；

● EDRAM最差情况功率=1W。8.5.2TS101S的电源单元设计

1.电源单元设计的基本原则

上一节说明了如何估计一个给定系统的内部和外部电源的平均电流和平均功耗。在设计供电电源时，设计人员必须确保供电电源能在功耗最大的情况下提供持续和稳定的功率。

因此，在功耗估计时，必须使用能确保稳定和可靠工作的最大内部功耗(PDD)和外部功耗(PDD-IO)的值。这样就能确保系统在最大活动时为两个电源(VDD和PDD_IO)中的每一个提供足够大、相对高效(通常大于90%)的电压。

具体在设计由TS101S构成的处理系统时，电源单元设计应注意以下几点：

(1)注意模拟供电电源(VDD_A)滤波电路的设计，VDD_A为时钟产生器的PLL供电。要产生一个稳定的时钟，系统必须为输入VDD_A提供一个干净的供电电源，设计者必须特别注意VDD_A的旁路滤波电路。图8.5-6是VDD_A的滤波电路，注意元件安装位置应尽可能地靠近DSP芯片的引脚。图8.5-6模拟供电电源滤波电路参考设计

(2)对DSP的上电顺序是先加VDD(和VDD_A)，然后为VDD_IO加电。为了实现这样的上电次序，一个简单的方法是：在IO电源VDD_IO(3.3V)输入端并联大容量的电容，内核电源VDD(1.2V)输入端并联小容量电容，使得3.3V充电时间大于1.2V充电时间，这样就能简单而且可靠地解决电源供电的先后问题。

(3)根据系统供电情况，在PCB板内使用合适的DC/DC或者LDO电源变换模块，为处理器的内核、模拟和I/O单元提供合适的电压和足够大的电流。系统中的每个处理器最好采用单独的电源变换电路，并且单独进行滤波电路设计。

(4)对处理器的各个电源分别设计电源滤波电路，特别是内核电源和模拟电源也需要单独的电源滤波电路。电源滤波电路一般采用磁珠(功率电感)加旁路电容方式，如图8.5-7所示。为了提供低的ESR性能，旁路电容采用大容量电容和小容量电容结合的方法，使用大容量的电容可以防止供电电源上由大电流波动引起的电压波动。大容量旁路电容应当使用电解电容，最好是ESR性能良好的钽电容。小容量的旁路电容推荐使用0.1

F的无感电容，也可以在0.1

F的旁边并联使用0.01

F和0.001

F的小电容滤除高频分量。图8.5-7电源滤波电路

(5)在滤波电路的PCB布局安排方面，最好将旁路电容放置在电路板的底层，并尽量靠近电源引脚。旁路电容最好安排在芯片的四个角上，朝四个不同的方向布置，如图8.5-8所示。图8.5-8

2.电源变换芯片的选择

TS101S处理器需要供给的电源包括：用于I/O供电的3.3V、用于内核供电的1.2V和用于模拟部分供电的1.2V。由于单片DSP工作在核时钟频率300MHz时，内核最大工作电流为1.55A，I/O口平均消耗电流为0.14A，因此，在选择电源变换芯片时，必须考虑到以上处理器对电源功率的要求和低压大电流的特点，并且有一定的裕度。

适合于处理器系统的常用的电源变换芯片有DC/DC和LDO两种。其中DC/DC电源变换芯片的效率比较高、输出能力强、功耗低，但是输出波纹比LDO大。LDO是低压降线性电源，电源变换的效率低、功耗大，但是输出波纹小。表8.5-5是常用的电源变换芯片的主要特性。

3.电源设计方案举例

1)单片DSP电源方案

对于单片工作的TS101S，可以选择的供电方式很多，如采用两片LDO或者单片的双输出电源，实现电源变换。

例1TSP78601是单路LDO线性电源变换芯片，最大输出电流为1.5A。这个例子采用两片TPS78601：一片用于将5V变换为3.3V，作为IO电源；另一片将5V变换为1.2V，作为内核电源和模拟电源使用。但是由于TPS78601是线性LDO电源，其自身的功耗较大，特别是作为内核电源变换时，其自身的功耗可能达到4～5W，因此必须考虑电源变换芯片的散热问题。如果系统中具有良好的散热条件，那么这种方案是比较简单的，因为TPS78601引脚数少、体积小，使用起来很方便，其典型连接关系如图8.5-9所示。图8.5-9TPS78601的典型连接关系按照上述关系，当输出为1.2V时，R1 = 0Ω；当输出为3.3V时，R1 = 51kΩ，R2 = 30kΩ，C1 = 15～33pF。

例2在这个例子中，采用LT公司的LTM4615，为TS101S提供IO电源和内核电源。LTM4615是专门针对DSP/FPGA设计的微型电源模块，它内部集成了2个最大输出电流达到4A的DC-DC，其转换效率可以达到95%，内部还有一个最大输出电流达到1.5A的LDO。

设输入电源为5V，利用一路DC-DC将5V变换为3.3V(Vout2)，作为IO电源；另一路DC-DC将5V变换为1.8V，再利用LDO模块将1.8V转换为1.2V，作为内核电源和模拟电源使用。采用LTM4615电源变换模块的优点是，利用DC-DC模块的高效率，并且LDO的电压差只有0.6V，其功耗小于1W，使得电源变换芯片自身的总功耗比使用LDO类型的例1极大下降，同时其输出波纹小。但是LTM4615的封装是LGA，对焊接工艺要求高，会增加设计成本。图8.5-10LTM4615的电路连接关系