计算机组成原理 2025年押题预测专项训练

计算机组成原理2025年押题预测专项训练考试时间：______分钟总分：______分姓名：______一、选择题（每题2分，共20分）1.下列哪一项不属于计算机系统总线必须传输的信息？A.数据信息B.地址信息C.控制信息D.功耗信息2.在计算机中，采用补码表示法的主要目的是为了：A.简化加减法运算电路B.增加数值表示范围C.便于逻辑运算D.节省存储空间3.某计算机的Cache采用直接映射方式，Cache容量为16K字节，每个块大小为64字节，主存地址为32位，其中高16位用于标识Cache块地址，则主存块号范围为：A.0~255B.0~4095C.0~65535D.0~327674.下列关于RISC和CISC的描述中，错误的是：A.RISC指令集通常比CISC简单B.RISC指令执行周期通常比CISC短C.RISC更强调硬件实现，CISC更强调软件实现D.RISC指令通常具有固定的格式5.在指令流水线中，造成流水线性能下降的结构冲突是指：A.后续指令需要使用前面指令尚未写回的结果B.指令需要访问的内存地址空间与Cache块地址空间冲突C.流水线某段资源已被占用，导致后续指令无法进入该段D.不同指令需要不同的执行时序6.在CPU的执行周期中，`取指`阶段的主要任务是：A.执行运算器中的运算B.将运算结果送回寄存器C.从内存中读取下一条指令D.向内存发出读写命令7.采用DMA方式传输数据时，CPU在数据传输过程中的状态是：A.完全被动B.主动参与控制C.只需在传输开始和结束时干预D.通过中断控制传输8.浮点数运算中，`规格化`的主要目的是：A.简化运算过程B.调整运算结果的范围C.保证运算结果的精度D.避免运算过程中发生溢出9.下列寻址方式中，以当前指令地址为基础进行寻址的是：A.寄存器寻址B.立即寻址C.直接寻址D.相对寻址10.双端口存储器的主要特点是：A.容量特别大B.速度特别快C.可以同时进行两个独立的读操作和两个独立的写操作D.只能进行两个独立的读操作二、填空题（每空1分，共15分）1.计算机性能的常用指标有______和______。2.一个8位字长的计算机，能处理的最多整数范围是______至______（补码表示）。3.指令流水线中的`取指-译码-执行`阶段常被称为______阶段。4.Cache与主存之间通常采用______映像方式，而主存与辅存之间通常采用______映像方式。5.在硬布线控制器中，控制信号的产生主要依靠______和______。6.I/O接口通常具有______和______两种编址方式。7.浮点数通常由______、______和______三部分组成。三、简答题（每题5分，共20分）1.简述中断和DMA两种I/O控制方式的主要区别。2.简述直接映射Cache、全相联映射Cache和组相联映射Cache各自的优缺点。3.简述CPU执行一条指令大致需要经历哪些阶段。4.简述微程序控制器与硬布线控制器的区别。四、计算题（每题10分，共20分）1.某计算机采用4级流水线（取指IF、译码ID、执行EX、写回WB）执行指令，假设各级流水线段的处理时间均为1个时钟周期。若某程序共有100条指令，不考虑流水线阻塞和填充，计算执行该程序所需的总时钟周期数以及吞吐率（指令数/时钟周期）。2.某计算机Cache采用2路组相联映射方式，Cache容量为32KB，主存容量为1MB，块大小为64字节。假设主存地址为20位，其中标记位为14位，组号位为3位（2路组相联，即每组2块），块内地址位为6位。当访问主存地址`0010101110101100`（十六进制）时，请计算：(1)该主存块在Cache中的组号是多少？(2)如果该块已在Cache中（hit），则对应的Cache地址（标记+组内地址）是什么？(3)如果该块不在Cache中（miss），则需从主存读入，主存块号是多少？五、综合题（共25分）1.某CPU数据通路如下图所示（仅为示意，非标准图，包含：寄存器R1、R2、R3；ALU；加法器；指令寄存器IR；程序计数器PC；内存地址寄存器MAR；内存数据寄存器MDR；总线），其中`PCout`、`IRin`、`R1out`、`R2out`、`ALUout`、`MDRout`、`Write`为控制信号（高电平有效）。假设当前执行的是`R1<-R2+R3`（加法指令，操作码为0010）。(1)请补充数据通路中缺失的连接线（用箭头表示数据流方向）。(2)请列出执行该指令的主要步骤（用文字描述，例如：PC内容送入MAR，从内存读取指令送入IR，IR中操作数地址分别送入R2地址和R3地址寄存器，R2和R3内容送入ALU，执行加法运算，ALU结果送入R1数据输入端，发出Write信号）。(3)简述ALUout信号应该连接到哪个部件，以及`Write`信号的作用是什么。---试卷答案一、选择题1.D2.A3.A4.D5.C6.C7.C8.C9.D10.C二、填空题1.CPI,MIPS2.-128,+1273.取指-译码-执行4.直接,组相联5.组合逻辑电路,时序逻辑电路6.内存地址,端口地址7.符号位,尾数,阶码三、简答题1.中断由硬件直接触发，处理过程涉及中断请求、中断判优、中断响应、中断服务、中断返回等，通常用于处理随机事件；DMA由I/O设备发起，通过DMA控制器直接在主存和设备间传输数据，CPU只需在传输前后进行少量干预，效率高，适用于大量数据传输。2.直接映射：优点是简单、速度快、成本低；缺点是冲突率高，空间利用率低。全相联映射：优点是冲突率最低，空间利用率高；缺点是硬件复杂、成本高。组相联映射：是前两者的折中，兼顾了速度、成本和空间利用率。3.CPU执行一条指令通常经历：取指（从内存取指令送到指令寄存器）、译码（分析指令操作码，确定操作和地址）、执行（执行指令规定的操作，如运算、访存）、访存（根据地址从内存读取数据或写入数据）、写回（将运算结果送回寄存器或主存）等阶段。4.微程序控制器：通过执行存储在控制存储器中的微指令序列来产生控制信号，具有灵活性和可扩展性，但速度较慢；硬布线控制器：通过组合逻辑电路和时序逻辑电路直接产生控制信号，速度快，但设计复杂，灵活性差。四、计算题1.(1)流水线周期=4个时钟周期。执行100条指令所需时钟周期数=(指令条数-1)*流水线周期+流水线周期=(100-1)*4+4=396个时钟周期。吞吐率=指令条数/所需时钟周期数=100/396≈0.253指令/周期。(2)流水线阶段数=4，执行100条指令总阶段数=100*4=400。流水线空闲阶段数=总时钟周期数-(执行阶段数-流水线阶段数+1)=396-(100-4+1)=396-97=299。实际工作阶段数=400-299=101。吞吐率=100/396≈0.253指令/周期。2.(1)主存地址`0010101110101100`（20位），标记位=高14位`0010101110100`，组号位=中3位`110`，块内地址位=低6位`11001100`。组号`110`（二进制）=6（十进制）。该块在Cache中的组号是6。(2)2路组相联，组内放2块。组号`110`对应的Cache块地址为`110`（组号）+`00`（块内地址0）=`110000`（二进制）。标记位为`001010111010`，块内地址为`00`。Cache地址为`00101011101000`（二进制）。(3)主存块号=主存地址-块内地址=`0010101110101100`-`0000000000001100`=`0010101110100000`（二进制）。主存块号`0010101110100000`（二进制）=`2AE0`（十六进制）。五、综合题1.(1)补充连接线：*PCout->MAR*IRout(操作码部分)->ALU(控制信号输入)*IRout(地址部分)->R2地址寄存器*IRout(地址部分)->R3地址寄存器*R2out->ALU(数据输入端1)*R3out->ALU(数据输入端2)*ALUout->R1数据输入端*MDRout->R1数据输入端(或保留，看具体设计，若ALU结果已到R1输入，则此线可省略或用于其他目的)*Write->R1写使能端(或类似功能端)*(需注意，由于未给出标准图，以上连接线仅为根据指令执行流程的合理推测，实际可能因具体数据通路设计略有不同)(2)主要步骤：1.PC内容送入MAR，发出读信号，从内存读取指令送到MDR。2.MDR内容送入IR，同时PC自增（指向下一条指令地址）。3.IR中操作码`0010`送入ALU进行译码，确定为加法操作。4.IR中R2地址部分送入R2地址寄存器，发出R2读信号，从内存或寄存器堆读取R2内容送到ALU数据输入端1。5.IR中R3地址部分送入R3地址寄存器，发出R3读信号，从内存或寄存器堆读取R3内容送到ALU数