2025年数电模电面试试题和答案

2025年数电模电面试试题和答案1.某共射极放大电路中，三极管β=100，UBE=0.7V，Rb1=33kΩ，Rb2=10kΩ，Rc=3kΩ，Re=1kΩ，Vcc=12V，Ce为旁路电容且容量足够大。（1）计算静态工作点Q（IBQ、ICQ、UCEQ）；（2）若输出波形出现顶部失真，判断失真类型并说明调整方法。（1）静态分析时，Ce视为开路，基极偏置电压UBQ≈(Rb2/(Rb1+Rb2))×Vcc=(10/(33+10))×12≈2.79V。发射极电压UEQ=UBQ-UBE=2.79-0.7=2.09V，IEQ=UEQ/Re=2.09/1≈2.09mA，ICQ≈IEQ=2.09mA，IBQ=ICQ/β≈2.09/100≈0.0209mA=20.9μA。集电极-发射极电压UCEQ=Vcc-ICQ×(Rc+Re)=12-2.09×(3+1)=12-8.36=3.64V。（2）顶部失真为截止失真。因共射电路输出电压与输入反相，顶部对应输入负半周，当输入负半周时基极电流减小，若Q点过低（IBQ过小），会导致三极管进入截止区。调整方法：减小Rb1或增大Rb2，提高UBQ以增大IBQ，上移Q点。2.设计一个电压串联负反馈放大电路，要求闭环电压增益Avf=40，运放开环增益Aod=10^5，输入电阻Ri≥200kΩ，输出电阻Ro≤100Ω。（1）画出电路拓扑；（2）计算反馈网络参数；（3）说明该反馈对输入/输出电阻的影响。（1）采用同相输入比例放大电路拓扑：输入信号接同相端，反相端通过反馈电阻Rf接输出端，反相端对地接平衡电阻R1（R1=Rf∥R2，R2为反馈分压电阻）。（2）电压串联负反馈闭环增益Avf=1+Rf/R2=40，故Rf/R2=39。取R2=10kΩ（满足输入电阻要求），则Rf=390kΩ。平衡电阻R1=Rf∥R2≈(390×10)/(390+10)=9.75kΩ，取10kΩ近似。（3）电压负反馈降低输出电阻（Ro=Ro'/(1+AF)，Ro'为开环输出电阻），串联负反馈增大输入电阻（Ri=Ri'×(1+AF)，Ri'为开环输入电阻）。实际运放输入电阻远大于200kΩ，经串联反馈后输入电阻更高；输出电阻因电压反馈降至约Ro'/(1+AF)，1+AF≈Aod×F≈10^5×(R2/(Rf+R2))≈10^5×(10/400)=2500，若运放开环输出电阻Ro'=200Ω，则Ro≈200/2500=80Ω，满足≤100Ω要求。3.分析图1（假设为差分放大电路，Vcc=Vee=15V，Re=10kΩ，Rc=5kΩ，三极管β=100，UBE=0.7V）的差模电压增益Ad、共模电压增益Ac和共模抑制比KCMR。静态时，长尾电阻Re中电流Ie=2Ieq，IEQ=(Vee-UBE)/(2Re)=(15-0.7)/(2×10)=14.3/20=0.715mA，ICQ≈IEQ=0.715mA。差模输入时，Re上电流不变（ΔIe=0），相当于交流接地。差模增益Ad=β×Rc/(2×rbe)，rbe=200Ω+(1+β)×26mV/IEQ=200+101×26/0.715≈200+3675≈3875Ω≈3.875kΩ。Ad=100×5/(2×3.875)=500/7.75≈64.5。共模输入时，每管发射极等效电阻为2Re（因两管电流同方向变化，Re上电流变化为2ΔIe），共模增益Ac=-β×Rc/[rbe+(1+β)×2Re]≈-Rc/(2Re)（因(1+β)×2Re远大于rbe），代入数值Ac≈-5/(2×10)=-0.25。共模抑制比KCMR=|Ad/Ac|=64.5/0.25=258（约48dB）。4.简述场效应管（FET）与双极型晶体管（BJT）的主要差异，列举3种FET在模拟电路中的典型应用。差异：（1）载流子类型：BJT为双极型（电子+空穴），FET为单极型（多数载流子）；（2）输入特性：BJT输入为电流控制（IB控制IC），FET输入为电压控制（UGS控制ID），输入电阻极高（MOSFET可达10^12Ω以上）；（3）温度特性：BJT存在热失控问题（IC随温度升高而增大），FET温度稳定性更好（ID随温度升高而减小）；（4）噪声：FET尤其是结型场效应管（JFET）噪声更低，适合低噪声放大。典型应用：（1）高输入阻抗放大电路（如运放输入级）；（2）压控电阻（利用可变电阻区特性实现电子开关、衰减器）；（3）低噪声前置放大器（如麦克风输入级）；（4）互补对称功率放大电路（与BJT组成BiCMOS电路）。5.某RC桥式正弦波振荡电路中，R=10kΩ，C=0.01μF，运放最大输出电压±12V。（1）计算振荡频率f0；（2）说明起振条件；（3）若输出波形出现严重失真，分析可能原因及改进措施。（1）RC桥式振荡频率f0=1/(2πRC)=1/(2×3.14×10×10^3×0.01×10^-6)=1/(6.28×10^-4)≈1592Hz（约1.59kHz）。（2）起振条件需满足幅度条件|AF|>1（A为放大电路增益，F为反馈系数）和相位条件φA+φF=2nπ。RC串并联网络在f0处反馈系数F=1/3（相位0°），故要求放大电路增益A>3（同相放大，相位0°）。（3）失真原因：①放大电路增益过大（A>>3），导致运放进入饱和/截止区；②稳幅环节失效（如热敏电阻未正常工作），输出幅度超过运放线性范围；③RC网络参数不对称，导致选频特性变差。改进措施：①调整反馈电阻（如减小Rf或增大R1）使A≈3.1；②加入稳幅环节（如并联反向二极管或热敏电阻，利用非线性特性自动调节增益）；③选用高精度电阻电容（误差<1%），保证RC网络对称性。6.分析555定时器构成的单稳态触发器工作原理，画出工作波形图（标注各关键点电压），并推导输出脉宽tw的计算公式。工作原理：555定时器2脚（触发端）接输入负脉冲，当输入电压低于Vcc/3时，内部比较器C2输出低电平，RS触发器置位（Q=1），放电管截止，电容C通过R充电，6脚（阈值端）电压上升。当Vc≥2Vcc/3时，比较器C1输出低电平，触发器复位（Q=0），放电管导通，电容C通过放电端放电，电路恢复稳态。波形图：输入触发脉冲（Vi）为负脉冲（从Vcc下跳至低于Vcc/3），输出Vo从0跳变至Vcc（高电平），电容电压Vc从0按指数上升至2Vcc/3，Vo在Vc达到2Vcc/3时跳变回0，完成单次脉冲输出。输出脉宽tw为电容从0充电至2Vcc/3的时间，公式tw=RCln(3)≈1.1RC（因充电公式Vc(t)=Vcc(1-e^(-t/RC))，令Vc=2Vcc/3，解得t=RCln[Vcc/(Vcc-2Vcc/3)]=RCln3≈1.1RC）。7.用3线-8线译码器74HC138和最少逻辑门设计一个组合逻辑电路，实现函数F(A,B,C)=∑m(0,2,5,7)。74HC138的输出为低电平有效（Y0~Y7对应输入A2A1A0=000~111时输出0）。函数F的最小项表达式为F=Y0’+Y2’+Y5’+Y7’（因Y0对应m0，输出低电平有效，故Y0’=m0）。由于74HC138输出为低电平，需将这些输出通过或非门（或反相后与门）组合。具体实现：将Y0、Y2、Y5、Y7接至或非门输入端，输出即为F（因为或非门输入全为0时输出1，对应F=1的情况）。逻辑表达式F=(Y0+Y2+Y5+Y7)’，因此用一个4输入或非门连接Y0、Y2、Y5、Y7即可实现。8.分析图2（假设为JK触发器构成的时序电路，CP为时钟，J=Qn，K=1）的状态转换关系，画出状态图和时序图（设初始状态Q=0）。J=Qn，K=1，JK触发器特性方程Qn+1=JQn’+K’Qn=Qn·Qn’+0·Qn=0。但需注意，当K=1时，若J=Qn，代入特性方程：当Qn=0时，J=0，K=1，触发器置0（Qn+1=0）；当Qn=1时，J=1，K=1，触发器翻转（Qn+1=0）。因此无论当前状态如何，下一个时钟沿到来时Qn+1=0。状态图仅有一个状态0，自循环（0→0）。时序图中，Q在每个CP上升沿后保持0（初始Q=0，第一个CP上升沿后仍为0，后续同理）。9.设计一个模6同步计数器，要求用D触发器实现，写出状态转移表、激励方程和逻辑电路图。状态编码：000→001→010→011→010？不，模6需6个状态：000,001,010,011,100,101（共6个，101→000）。状态转移表：现态Q2Q1Q0|次态Q2Q1Q0000→001001→010010→011011→100100→101101→000用D触发器，Qn+1=D。对每个触发器求D的表达式：Q0：观察Q0的变化：0→1→0→1→0→1→0（周期2），即Q0=Q0’（当Q2Q1=00,01,10时），但需检查具体状态：状态000→001：Q0=1（Q0’=1）001→010：Q0=0（Q0’=0）010→011：Q0=1（Q0’=1）011→100：Q0=0（Q0’=0）100→101：Q0=1（Q0’=1）101→000：Q0=0（Q0’=0）规律：Q0=Q0’·(Q2’+Q1’+Q0’)？不，更简单的是Q0在每个状态都翻转，除了最后一个状态（101→000时Q0从1→0，即翻转）。实际Q0的次态是当前Q0的非，因为状态转移中Q0每步都翻转（0→1→0→1→0→1→0），所以Q0=Q0’。Q1：观察Q1的变化：000→001：Q1=0→0（Q1=0）001→010：Q1=0→1（Q1=1）010→011：Q1=1→1（Q1=1）011→100：Q1=1→0（Q1=0）100→101：Q1=0→0（Q1=0）101→000：Q1=0→1（Q1=1）用卡诺图化简（现态Q2Q1Q0）：Q1的最小项为现态001（m1）、010（m2）、011（m3）、101（m5）时的次态：m0(000):Q1=0；m1(001):Q1=1；m2(010):Q1=1；m3(011):Q1=0；m4(100):Q1=0；m5(101):Q1=1卡诺图：Q2\Q1Q0|000111100|01011|01xx化简得Q1=Q1’Q0+Q1Q0’·Q2’？更简单的方法是观察状态转移中Q1的翻转条件：当Q0=1且(Q2=0或当前状态不是101)。实际通过观察，Q1=Q1⊕(Q0·Q2’)，但可能更直接的表达式是Q1=Q1’·Q0+Q1·(Q0’·Q2’)，但可能需要重新计算。更简单的方法是列出每个触发器的次态与现态的关系：Q2：000→001:Q2=0→0001→010:Q2=0→0010→011:Q2=0→0011→100:Q2=0→1100→101:Q2=1→1101→000:Q2=1→0Q2在现态为011（0011）时变为1，现态为101（0101）时变为0。用卡诺图，Q2的最小项是m3(011)时Q2=1，m5(101)时Q2=0，其他状态：m0(000):0；m1(001):0；m2(010):0；m3(011):1；m4(100):1；m5(101):0化简得Q2=Q2’·Q1·Q0+Q2·(Q1’+Q0’)（当Q2=1时，Q1=0或Q0=0则保持1，否则翻转）。但更直观的是Q2在Q1Q0=11时置1（011→100），在Q1Q0=01时置0（101→000），因此Q2=Q2’·Q1·Q0+Q2·(Q1’·Q0’)。最终激励方程：D0=Q0’D1=Q1’·Q0+Q1·(Q0’·Q2’)D2=Q2’·Q1·Q0+Q2·(Q1’·Q0’)逻辑电路图：三个D触发器，Q0输出接D0的非门；Q1的D1由与门（Q1’·Q0）和与门（Q1·Q0’·Q2’）通过或门连接；Q2的D2由与门（Q2’·Q1·Q0）和与门（Q2·Q1’·Q0’）通过或门连接，所有触发器时钟端接同一CP。10.简述ADC（模数转换器）的主要技术指标，比较逐次逼近型ADC和Σ-Δ型ADC的优缺点及应用场景。主要技术指标：分辨率（位数）、转换精度（误差）、转换速率（采样频率）、输入范围、信噪比（SNR）、微分非线性（DNL）、积分非线性（INL）。逐次逼近型ADC：优点是转换速度较快（中高速，通常100kSPS~10MSPS），分辨率中等（8~16位），功耗较低，电路复杂度适中。缺点是抗噪声能力较弱（对输入信号噪声敏感），高频输入时需采样保持电路。应用场景：通用数据采集、传感器接口（如温度、压力传感器）、仪器仪表。Σ-Δ型ADC：优点是分辨率高（16~24位），抗噪声能力强（通过过采样和噪声整形抑制带内噪声），无需采样保持电路。缺点是转换速度慢（通常10SPS~100kSPS），需要高精度模拟滤波器，功耗较高（因过采样）。应用场景：高精度测量（如电子秤、医疗仪器）、音频信号处理（高分辨率音频ADC）。11.用VerilogHDL设计一个4位同步二进制加法计数器，要求包含同步置数（LOAD）、异步清零（CLR）和使能（EN）功能，当计数值达到15时产生进位信号CO。modulecounter_4bit(inputclk,//时钟inputCLR,//异步清零（高有效）inputLOAD,//同步置数（高有效）inputEN,//使能（高有效）input[3:0]D,//置数输入outputreg[3:0]Q,//计数输出outputCO//进位输出);always@(posedgeclkorposedgeCLR)beginif(CLR)beginQ<=4'b0000;//异步清零endelsebeginif(LOAD)beginQ<=D;//同步置数endelseif(EN)beginQ<=Q+1;//使能时计数end//否则保持endendassignCO=(Q==4'b1111)&EN;//计满且使能时产生进位endmodule设计说明：CLR为异步清零，优先级最高；LOAD为同步置数，仅在时钟上升沿且LOAD=1时加载D值；EN为使能信号，高电平时计数，否则保持当前值；CO在计数值为15且EN=1时输出高电平，指示进位。12.分析图3（假设为CMOS反相器，VDD=5V，TN为NMOS，TP为PMOS，阈值电压Vtn=|Vtp|=1V）的电压传输特性（VTC），标注转折电压Vth，说明在Vin=0V、2.5V、5V时的工作状态。电压传输特性分为5个区域：（1）Vin<Vtn（0V<Vin<1V）：TN截止（Vgsn=Vin<Vtn），TP导通（Vgsp=Vin-VDD=Vin-5V<-|Vtp|=-1V），输出Vout≈VDD=5V（高电平）。（2）Vtn≤Vin<VDD-|Vtp|（1V≤Vin<4V）：TN和TP均导通，进入放大区，Vout随Vin升高而快速下降。（3）Vin=VDD-|Vtp|=4V时：TP的Vgsp=4-5=-1V=-|Vtp|，TP进入饱和区；TN的Vgsn=4V>Vtn，Vdsn=Vout，若Vout>Vgsn-Vtn=3V，TN也处于饱和区。（4）VDD-|Vtp|≤Vin<VDD（4V≤Vin<5V）：TP截止（Vgsp≥-|Vtp|），TN导通（Vgsn≥Vtn），输出Vout≈0V（低电平）。转折电压Vth（中点电压）约为VDD/2=2.5V（当Vin=2.5V时，TN和TP的导通电阻相等，Vout=2.5V）。工作状态：-Vin=0V：TN截止，TP导通，Vout=5V（高电平）。-Vin=2.5V：TN和TP均处于饱和区，Vout=2.5V（逻辑阈值点）。-Vin=5V：TN导通，TP截止，Vout=0V（低电平）。13.某数字系统中，时钟频率为100MHz，要求设计一个占空比为30%的时钟分频器，输出频率为20MHz。（1）计算分频比；（2）设计实现电路（可用计数器和逻辑门）。（1）输入频率f_in=100MHz，输出频率f_out=20MHz，分频比N=f_in/f_out=5。（2）占空比30%即高电平时间t_high=0.3×(1/20MHz)=15ns，周期T=50ns，高电平时间15ns，低电平时间35ns。用模5计数器（状态0~4），当计数值为0时输出高电平，计数值1~4时输出低电平。具体实现：4位计数器计数到4（0000→0001→0010→0011→0100→0000），用比较器检测Q=0时输出高，否则输出低。高电平持续时间为1个时钟周期（10ns），但需要15ns，因此需要调整。正确方法是使用两个计数器：主计数器模5（周期50ns），辅助计数器在主计数器每个周期内产生1.5个输入时钟的高电平（100MHz时钟周期10ns，1.5×10=15ns）。但数字电路中无法产生半周期，因此采用状态编码：状态0（高）、状态1（低）、状态2（低）、状态3（低）、状态4（低），但这样占空比20%（1/5）。要实现30%（3/10），需分频比10（100MHz→10MHz），但用户要求输出20MHz，矛盾。正确思路：占空比30%=3/10，输出周期T=50ns，高电平3×5ns=15ns（输入时钟周期10ns，无法整除），因此改用PWM调制，用计数器模10（100MHz→10MHz），但用户要求20MHz，故可能题目有误。假设允许近似，用模5计数器，高电平占1个周期（10ns），占空比20%，但需30%则需模10计数器（100MHz→10MHz），高电平3个周期（30ns），占空比30%，输出频率10MHz。可能用户需求应为输出10MHz，此时分频比10，占空比30%。正确实现：10进制计数器，当Q<3时输出高，否则输出低，输出频率10MHz，占空比30%。14.简述差分信号传输的优势，设计一个简单的差分转单端电路（用运放），并说明关键参数选择。优势：（1）抗共模噪声能力强（噪声同时耦合到两根线，差分放大器抑制共模）；（2）减少电磁干扰（EMI），因两根线电流相反，磁场抵消；（3）提高信号摆幅（差分信号摆幅为单端的2倍，相同电源电压下信噪比更高）。差分转单端电路：使用运放构成差分放大器，输入为V+和V-，输出Vout=A×(V+-V