【浮点乘法器的设计、综合与仿真探究案例4200字】

浮点乘法器的设计、综合与仿真分析案例浮点乘法器的设计、综合与仿真分析案例1.1浮点乘法器Verilog设计……1.2浮点乘法器逻辑综合………1.2浮点乘法器布局布线…………1.3浮点乘法器VCS仿真………… 1 1 3 6 11如图3-4所示，通用的32位单精度浮点数由三个部分组成，可以表示为V=(-1)⁵*S:1-bit符号域(sign),符号位为0即正，为1即负。E:8-bit指数域(exponent),表示2的指数，为了能表示更小的数，一般会加一个偏移量-127,则表示的实际值范围为-126~127。M:23-bit小数域(mantissa/fraction),s图3-432位单精度浮点数构成(1)对符号位进行异或；(2)计算指数位，由于两个操作数都有偏移量，最终结果的实际值加上它的偏移量之后的指数域应当是两个操作数的指数域相加再减去127,如果乘数部分有进位则需要再加上1;(3)计算尾数时，需要将两个操作数的隐藏个位的1还原，也即两个数实际上都是24位的二进制数，整数位都为1。在两者相乘之后可得到一个48位的二进制数，有2位的整数位和44位小数位。如果整数位为01则无需移位，若为11或者10则需要将尾数规范化，把乘数(4)浮点乘法的最终结果M[22:0]会取乘数P[47:0]中的[46:24]位，而剩余位数是否进1则取决于舍入模式。则设置[23]位为保留位G(guard),[22]位为近似位R(round22位bit进行祸操作则得到粘滞位S(sticky)。则如果保留位G是0,直接舍弃R和S;G是1时，若2modulefp_mul(inputwireclk,inputwire[31:0]a,inputwire[31:0]b,outputwiproduct={1'b1,a[`M]}*{1'b1,b[`Mnormalized=product[if(!normalized)product=pm=product[46:24]+(product[`G]&(product[`Re=a[`EXP]+b[`EXP]-`BIAS3代码解释：代码构建了一个简单的只有两个状态的有限状态机(FSM)。STEP_1的状态下进行尾数的相乘；计算粘滞位S;判断乘数的整数最高位并规范化尾数决定是否位移。STEP_2状态下，判断是否有操作数的尾数部分全为0,若全为0我们认为该浮点数数值为0,则结果亦为0;若都不为0则对符号位进行异或，通过上个状态中计算的尾数乘数以及保留位、近似位和粘滞位确定最终结果的尾数，最后将两个操作数指数相加并加上是否尾数规范化的参数。在复位信号为0时当前状态和下一时刻的状态届为STEP_1,否则两个状态在执行完各自的指令后，在下一个上升沿无条件互相转移。逻辑综合所用的工具为DC,首先可通过synopsy_dc.setup.dc定义工作路径，指定工艺库。其中TargetLibrary和LinkLibrary为映射和优化提供具体的cell生成实际电路，所用的具体的db文件一般在工艺库的synopsys文件夹下，db文件可由lib文件经LC编译而成，一般包含的信息有：元件(cell)的功能、时延、面积、功耗等等；工作环境(operatingconditions)的电压-温度比例因数、各元件中的参数在不同模式下的调节等等；设计规则约束(design)比如最小最大电容、转换时间、扇入扇出等等；连线负载模型(wireloadmodels)的电阻、电容、面积约束SymbolLibrary为可视化提供cell的符号，可使用默认库。SyntheticLibrary(IPLibrary)一般由软件自带，用来进行从RTL到与软件库对应的门级网表的综合。其中Target和Link库必须设置，其他库可以不设置或者采用软件默认的自带库，库设置命令形如下文：echo"************DC'ownlibrarypath*******echo"***********Targetlibraryname***echo"***********Linklibraryecho"***********SymbolLibraryname**********!设置好启动环境后可打开DC读入verilog文件，对设计添加约束。为时钟输入创建时钟，对其他时序相关的输入出之于时钟分别建立最大上升/下降时间，如果有不包含时序的组合逻辑也可以直接在输入和输出之间设置时延约束；为输入端口设定驱动元件，具体元件可在对应的工艺库中选择，相应的，也可以为输出设定负载；将操作条件与工艺库的对应模式相匹配，约束命令形如下文：4create_clock-name"cset_operating_conditions然后便可以对设计进行综合，并生成约束、时延、面积、功率的报告，write-hierarchy-forwrite_file-fverilog-hier-out../floating_point_MUL.vreport_timing>..report/timreport_area>../report/areareport_power>../report/power由于华力40lp工艺库只提供125、25、0、-40几个温度节点，为了比较常温与低温设计的异同，本文分别用25和-40摄氏度两个温度节点对同一个浮点乘法器的Verilog进行了综合。由于逻辑综合只限于门级的网络，其报告参数取决于库文件内各个器件提供的的度的优化程度有限。查看两个温度节点的时延和面积报告可以发现，报告5Numberofports:291Numberofnets:1759NumberofcombinationalcellNumberofsequentialcells:60Numberofmacros/blackboxes:0Numberofbuf/inv:Numberofreferences:Noncombinationalarea:undefined(Nowireloadsp而不同温度节点DC综合的功耗报告却有细微差别，低温的总动态功耗和漏电流功耗都要小TotalDynamicPower=611.5363uW(100%)CellInternalPower=112.1776TotalDynamicPower=611.5363uW(CellLeakagePower1.2浮点乘法器布局布线想要对布局布线进行时序分析和优化，需要先建立多模多角MMMCcreate_rc_corner-nameRCcorner-cap_t-T{25}-preRoute_res{1.0}-preRoute_cap{1.0}-p-postRoute_xcap{1.0}-create_delay_corner-nameDcreate_constraint_mode-nameCONSTRAONTS-sdcreate_analysis_view-nameANALYSISview-constraint_mo种文件形式，设置地VSS和驱动VDD。setinit_verilogfloating_point_7globalNetConnectVDD-然后便可以生成时钟树，时钟树上的元件由工艺库中的相关时钟元件组成后便可对全局进行布线。布线结束后，版图上仍存在区域没有任何元件或是布线，需要用Filler-cts_use_inverterstrue-ccopt_modif在完成所有布局布线之后，可以对版图进行连接(Connectivity)、计规则(DRC)验证。验证通过后即可保存设计，输出版图文件gds、RC文件cap,时延文件sdf,网表文件Verilog等等。代码形如下文：saveDesignXXXX.enc-def8rcOut-spefXXXX.spefwrite_sdfXXXX.sdfstreamOutXXXX.gds-merge{XXX_LIBRARY——XXX.gds}根据上文步骤，本文分别根据常温和-40度的DC网表文件和工艺库以及相应约束，对浮点常温和-40摄氏度的时序、面积、功耗报告节选分别如下文所示，由于不同温度节点下时钟=RequiredTime=RequiredTimeII9Name0111019019经过布局布线后，低温设计的功耗优势明显增加，仅为常温功耗的91.21%。000000000000000000000000000000-40度设计的版图如图4-1、4-2所示。图4-132位浮点乘法器版图部分放大电路图4-232位浮点乘法器完整版图在Innovus完成布局布线并输出相应的时序文件之后，可以可以用VCS对设计进行后仿。用常温的后仿波形如图4-3,功能验证无误，且后仿时延约为0.5ns(精度为0.1ns)。再p00000助函图4-3常温32位浮点乘法器后仿波形-40度的后仿波形如图4-4,功能亦正常，后仿延时约为0.7ns。口00.2704900276900205090eSDLCDe5ebD0LCD851271“12YecCDLC179ed0L图4-4-40度32位浮点乘法器后仿