【数字集成电路设计及其工具探究概述4000字】

数字集成电路设计及其工具分析概述目录 11.1数字电路基础知识 1 1 3 4 41.2IC设计流程与工具 6 6 7 8 91.1数字电路基础知识Vdd=1.2V,β=1条件下，不同温度的反相器电压传输特性曲线如图2-2所示，反映了输入电压与输出电压的静态关系，亦本别标注了不同电压下NPMOS的工作区间2图2-2反相器VTC曲线当Vin等于Vout时，该电压值定义为VM,此时NPMOS都饱和，将两者电压公式联立可算得一般情况下理想的Vm值为Vdd/2,即欲使r=1。NMOS载流子为电子，PMOS载流子为空穴，由于电子的有效质量更小，其迁移率Vsatn更大，故标准反向器的PMOS宽度一般大于NMOS宽度。NPMOS的宽长比还主要考虑了动态的上拉和下拉时间，理想情况下希望两者持平。以下落时延为例：当Vdd较大时1,同理可,两者及其平均时延tp与的关系如图2-3所示，故在最短平均时延和上拉下拉时延平衡中折中选择β=2。这个推论是基于一般期间在常温环境下的性质决定的，对于低温或者特殊器件而言，该比例不一定适用。3t4t331β图2-3反相器时延与PMOS/NMOS宽度比β关系曲线β图2-3反相器时延与PMOS/NMOS宽度比β关系曲线1.1.2组合逻辑电路CMOS逻辑电路分为PMOS的上拉网络和NM并联相当于“或”,串联则相当于“与”,又可知两者栅压的开关逻辑相反，则可知两者可——在计算CMOS逻辑电路的时延时，只需要计算最长时延，电容大小取决于下一级电路，则对本级电路来说只需选择让电阻最大的通路。而所有单级的CMOS逻辑门都可以简化成反相器，而单个MOS管宽度增加则电容增大、电阻减小，为使最长通路的电阻与标准理论上任何组合逻辑都可以用单级电路实现，但是过大的单机电路会形成庞大的扇出，导致时延过长，所以将复杂电路拆分成多级是十分必要的。而多级电路的时延可以用逻辑努力法进行计算，具体方法在本文不与赘述，基本原理仍旧是将之简化成反相器链4图2-5全加器电路图为例。5有了组合逻辑和时序逻辑所谓基础，便几乎可以实现所有功能的数字电路，比如加法器、乘法器、运算器(ALU)、核心处理器(CPU)等等。为了实现更有效率与价值的电路，算法层面优化的重要性，在越是庞大的电路里就越是突出。以多位加法器为例，前文提到的全加器(FA)是基础单元，而简单串联的时延相对较长，每一级的最终结果取决于前一级FA的Cout。而若采用CarryBypass结构，可以将一组FA的PG单独处理，只要知道前一组末位的Cout便可以判断这一组最后一级FA的Cout,提前传送给下一组计算。这种方法可以将一条完整的链路拆分成数段，缩减了总体的计算时间(worst图2-7CarryBypass加法器类似的方法还有LinearSelect,是将前一组末尾Cout为0和为1的两种情况下的当组结果都进行计算，在正确的Cout传至后选择正确的数，这种方法速度更快，但是消耗的硬件资源更多。之大图2-8CarrySelect加法器这两种加法器都是区块划分，在位数较多是，考虑区块间Co的传递时延，可以采用不均匀的分块方法，也即SquareRootCarryBypass和SquareRootSSelectAdder随级数变化对时延的优化如图2-9所示。6N图2-9三种加法器时延随级数的变化而站在CPU层面来说，多位加法器也不过是冰山一角而已，更加困难的还属芯片架构设都是十分具有挑战性。而这种超大规模集成电路一般就需要借助Veriloog、VHDL等硬件编译语言，再由EDA工具结合库层层编译，生成电路结构与版图，这也是电路设计行业的主流，具体主流的IC设计前端一般会采用HDL语言进行硬件编程，主要语言包括VH两者都可以描述硬件的层级结构和各模块功能。尔后电子设计自动化(EDA)工具可以将硬件语言转化为寄存器传输级(RTL)的网表，对设计进行前仿验证功能。后可采用自动综合工具将其综合成门级电路网表。下一步可以用可编程门阵列(FPGA)将网表对应到自身的硬件资源，再进行自动布局布线；也可以用专用集成电路(ASIC)实现，将库与网表映射，再进行布局布线。本文采用的语言是VeVerilog的逻辑系统中有4种值：0,1,X(未知),Z(高阻态);而数据类型主要分为三并对其进行逻辑描述，实现逻辑功能。这种方式可以将一个庞大的系便于区域性的功能验证和团队协作。而整体的逻辑可以由底层到顶层，先分别设计各个小模块的功能在进行组合；也可以由顶层到底层，先确定上层架构，固定下层模7证，俗称前仿。然而前仿忽略时延信息，虽然可以进行一定程度上的功能验硬件时延后，很可能会出现功能性错误。编程者可以积累经验、规范结构来避免时序性错误的发DC综合的过程主要分为三步：转译(TraGTECH网表；映射(Mapping),将GTECH库元件映射到设计采用的特殊工艺库中，库文件中包含了各个元件的工艺参数；优化(Optimozation),根据用户提供的标准设计约束文件8Designoptimization工艺库进行布局布线，生成版图，并对版图上的电路进行时延、功耗、要进行时序、SI(信号完整性)分析，需要先建立多模多角的MMMC环境，配置好库文件、RC角、工作条件、时延角和