【《SAR模数转换器主要电路模块设计案例》4200字】

本文设计的10位SARADC整体结构如图4-1所示，主要包括系统时钟模块、采样保持电路（二选一）、比较器、SARLOGIC（包含移位寄存器和数据寄存器）、10位电阻电容混合DAC结构。图4-1SARADC整体结构图时钟控制模块提供整个系统的时钟频率，可以提供采样时钟和转换时钟以及对SARLOGIC提供初始化使能和时钟；二选一开关可以决定整个电路是处于采样状态还是转换状态；比较器用来比较模拟输入值VI和DAC输出电压本文所设计的SARLOGIC整体结构如图4-2所示，它是由移位寄存器组和数据寄存器组构成，且二者的最基本单元都是带置位、复位端口且上升沿有效的D触发器。图4-2SARLOGIC内部结构图如图4-3所示，为带置位复位端口的D触发器内部电路图，它是构成移位寄存器和数据寄存器的最基本单元，CP1由外部提供，经过缓冲器产生一对反向的时钟信号CP、CPN。可知CDN为复位信号，无论D触发器输入什么，当CDN为逻辑低电平时，D触发器输出直接为0；当CDN为逻辑高电平，且SD为逻辑高电平时，D触发器输出直接被置1。当SD为逻辑低电平，CDN为逻辑高电平时，电路将正常工作，工作原理为，当CP上升沿到来时，D信号经过反相器变成DN传输至第二个三态传输门前，当CP为逻辑低电平时，第一个环路可以保存信号，第二个三态传输门导通，将DN在经过反相器输出至Q(Q=D)：当CP为逻辑低电平时，第一个环路保持着上一个信号，当CP为逻辑高电平时，第二环路开始工作，保持上个时刻的信号。所以由工作原理可知，当CP为下降沿，Q=D；当CP为上升沿，Q保持上一个状态。所以对于整体D触发器，CP1为上升沿时，Q=D;CP1为下降沿，Q保持上一个状态。图4-3D触发器内部电路图4-4为移位寄存器起始部分电路，除了最下面的D触发器SD为SD1，CDN为高电平VCC，其余所有的D触发器CDN均为RSTIN，SD均为逻辑低电平VSS。那么当SD1为高电平，RSTIN为低电平时，其中最底下的D触发器即为最高位，从下到上位数依次降低，则实现了对移位寄存器初始化操作，将其置为10000000000(11位)。初始化操作后，由D触发器工作原理，当CP1为1时，次高位直接将初始化的最高位输出1输出至Q，即次高位为0，同时最高位开始吸收它的D信号，即逻辑低电平VSS，即一次CP1上升沿时，移位寄存器输出01000000000；CP1为方波时，从高位到低位依次移，即实现了先初始化移位寄存器为10000000000，然后将最高位1依次移位，即实现100…00到010…00再到001…00最终000…00。图4-4移位寄存器起始部分电路由图4-5数据寄存器起始部分电路，所有D触发器的D信号均为比较器的输出COMP，最下面D触发器为最高位数据寄存器，它的CDN为逻辑高电平VCC1,SD为SD1。其余所有的D触发器CDN均为RSTIN，但是它们的SD与上一位D触发器的CP1相同，且均是由移位寄存器的Q提供。由图1.2可知，移位寄存器有11个D触发器，数据寄存器有10个D触发器，二者错开一位，即移位寄存器的次高位的Q输出连接数据寄存器最高位的CP1和次高位的SD，依次类推。图4-5数据寄存器起始部分电路10位数据寄存器工作原理：先对其进行初始化，其控制信号与11位移位寄存器相同，即被置位为1000000000(10位)；由移位寄存器工作原理，当CP1为1时，次高位经过移位Q为1，该信号提供给数据寄存器中的最高位的CP1和次高位的SD，即最高位开始对D进行传输，D即为COMP。当COMP为1，保持输出位高电平1，否则最高位数据寄存器输出为0，同时对次高位置1。对应十位二进制码输出控制10位DAC，依次类推，经过十个时钟，完成对十位数据寄存器的确定，即完成了一次模数转换。由第三章所述DAC的结构类型，本文引入了一种新型的10位电阻电容混合式数模转换器结构，通过8位（256个等值电阻串）的电阻梯和电容比为8比1的电容相结合实现8位电阻分压型DAC拓展至精度为10位的DAC。该结构相对于电压等比例缩放和电荷再分配两种结构有明显的优势[[]邓红辉,汪江,周福祥.一种基于65nmCMOS工艺的10位10MS/sSARADC[J].微电子学,2017,47(3):298-303.[]邓红辉,汪江,周福祥.一种基于65nmCMOS工艺的10位10MS/sSARADC[J].微电子学,2017,47(3):298-303.图4-610位R-C混合式DAC原理图由图4-6可知，10位R-C混合式DAC电路主要有一串等值电阻、开关网络以及电容比为8比1的两个电容。10位数字输入可以分为高8位和低2位，按电压等比例缩放原理，高8位需要通过译码电路产生256个控制开关信号，我们可以将高8位中的3位通过3-8译码器产生8个控制信号，并将电阻从高到低分为8段，每段包含32个电阻且控制信号相同，接着将8段中相应的电阻输出短接在一起，即连为32组输出，而这32组输出的开关控制由8位中剩余5位构成5-32译码器进行选择，所以我们将控制3-8译码器的三位视为高八位中高三位A9、A8、A7，控制5-32译码器的五位视为高8位中的低五位A6、A5、A4、A3、A2。简而言之，A9、A8、A7选择8段中的某一段，A6至A2选择该段中的某一个电阻作为模拟输出电压值即。A1、A0视为10位数字码中的低2位，它是通过2-4译码器控制开关选择某一个电阻作为低两位的模拟输出。由电容比，和在图1.6中，是整个SARADC系统的模拟输入值，当右侧的开关接至时，对应执行的是采样保持操作，由SARLOGIC的工作原理，采样同时对SARLOGIC初始化，则输出的数字码1000000000，即无开关导通，无对应的电压值；当右侧的开关接至根据电阻串对参考电压的分压，则和将式（1.2）、（1.3）代入式（1.1）整理得：由式子（1.4），和正如之前对10位R-C混合式DAC工作原理分析，十位二进制数字码A9~A0来控制DAC中的开关网络，将10位为高8位和低2位，我们可以将高8位中的高3位A9、A8、A7通过3-8译码器产生8个控制信号，并将电阻梯分为8段，用来选择8段中的某一段；高8位中的低5位A6至A2构成5-32译码器进行选择，选择该段中的某一个电阻作为模拟输出电压值即下图4-7为3-8译码器的电路图，2-4译码器和5-32译码器都是相同的结构。图4-73-8译码器电路图通用的比较器都采用的是开环工作下高增益的差分放大器来实现，但由于电路工艺的偏差，本文我们采用了开关电容比较器，它是单端输入的比较器，结构极为简单，而且很大程度上可以避免差分比较器中失调问题[[]余立宁.一种10位逐次逼近型ADC的研究与设计[D].陕西:西安电子科技大学,2013.

[]余立宁.一种10位逐次逼近型ADC的研究与设计[D].陕西:西安电子科技大学,2013.

1.1.1采样开关电容基本原理图4-8三阶放大的开关电容比较器电路图图4-8所示为三阶放大的开关电容比较器电路图，它是由采样电容C、MOS开关、以及三级反相器构成。1个反相器可以视为1个放大器，采用三级反相器级联，所以总增益是3个反相器的增益之积，说明了开关电容比较器的分辨率增加，证明了开关电容比较器很容易被扩展。开关电容比较器的工作过程主要可以分为采样阶段和比较阶段，而两个状态之间的切换是由控制开关切换的时钟决定，该控制时钟是两相不重叠的时钟。当S1闭合时，处于第一阶段，即采样阶段。不妨认为第一阶段采样的是V1，即S1闭合时，二选一开关也选择输出V1，则完成了电容C对V1的采样，因为反相器当输入输出短接时，输入输出电压相同为一定值，工艺库选取不同而值不同，不妨设M点电压在采样V1阶段电压为，采样阶段时，由于反相器输入输出短接，此时反相器中的PMOS和NMOS管均处于饱和区，所以增益很大[[]晓燕,王庆春.CMOS反相器电压传输特性的分析和仿真[J].安康师专学报,2006,18(2):63-68.

]，可以为比较阶段提供合适的直流工作点。当S1断开，且二选一开关选择输出V2，由于电容C接PMOS和NMOS管的栅极，而MOS管栅极电压可视为无限大，所以视为悬空，所以电容C上的电荷守恒，此时M出电压为，[]晓燕,王庆春.CMOS反相器电压传输特性的分析和仿真[J].安康师专学报,2006,18(2):63-68.

由式子（1.5）和（1.6）可知，M点出电压的变化为：而M点处电压的变化又可以通过3级反相器逐级放大，也可以认为和1的差值可以通过3级反相器逐级放大，不妨认为V1是ADC系统的模拟输入电压值，V2是10位DAC的模拟输出值，即实现了1.1.2开关电容比较器的电路比较器的主体电路如图4-9所示，其具体工作分为两个阶段：第一阶段是采样阶段，电路中K1闭合，K2选择V1反相器中的pmos和nmos处在饱和区，增益最大，为第二阶段的数据建立合适的参考工作点[[]王成,陈恒江,刘明峰.一种ADC中采用的开关电容比较器的设计[J].电子与封装,2008,8(7):20-23.

]；第二阶段为比较阶段，此时K1断开，K2选择V2，将和[]王成,陈恒江,刘明峰.一种ADC中采用的开关电容比较器的设计[J].电子与封装,2008,8(7):20-23.

图4-9比较器主体电路由于MOS管的器件特性，存在着沟道电荷注入和时钟馈通等效应的影响。要消除是时钟馈通的影响，可以采用反相时钟控制的虚设开关对电路进行补偿，如图4-10，通过与SN反向的时钟S控制虚拟补偿电容，以此来消除时钟馈通效应带来的交叠电容的影响。V1、V2的开关由二选一开关变为COMS传输门，因为该结构可以利用正负电荷互补方法来抑制沟道电荷注入效应带来的偏差。ENN决定着比较器是否工作。图4-10三阶放大的开关电容比较器具体电路图如图4-11是带有DAC比例电容的比较器整体电路图，DAC输出电压和图4-11比较器整体电路图之前已经对SARADC各个关键电路模块进行了设计，可以发现比较器具有时钟控制信号S和SN、SARLOGIC有RETIN、SD1置位信号以及时钟CP1。进行整体仿真时，我们可以按照其工作原理分别给其添加激励，但为了节约不必要的浪费以及为了体现系统的整体性，可以只给ADC系统提供两个时钟信号，一个是CONV为系统的初始化信号，一个是CP1，负责给SARLOGIC模块提供时钟信号。具体实施电路如图4-12所示。图4-12系统时钟控制模块电路由图4-12所示，添加激励源为SARLOGIC提供CP1，而系统S、SN和RSTIN以及SD1均由CONV产生，构成了单脉冲发生器。具体的工