2025年计算机组成原理期末考试试卷及答案

2025年计算机组成原理期末考试试卷及答案一、单项选择题（每题2分，共30分）1.某16位定点补码整数表示中，数值位为15位，其可表示的最小负数是（）A.-2¹⁵B.-（2¹⁵-1）C.-2¹⁴D.-（2¹⁴-1）2.若浮点数格式为1位符号位，5位阶码（移码，偏置值16），10位尾数（补码，隐含最高位1），则规格化浮点数能表示的绝对值最小正数是（）A.2⁻¹⁶×2⁻⁹B.2⁻¹⁵×2⁻¹⁰C.2⁻¹⁶×2⁻¹⁰D.2⁻¹⁵×2⁻⁹3.下列关于RISC指令系统的描述中，错误的是（）A.指令长度固定B.寻址方式种类少C.大多数指令在一个时钟周期内完成D.硬布线控制与微程序控制结合使用4.某CPU的指令周期包含取指、译码、执行3个阶段，各阶段耗时分别为2ns、1ns、3ns，采用三级流水线后，理论上最大吞吐率（指令数/秒）为（）A.1×10⁹B.3.33×10⁸C.2×10⁹D.1.67×10⁸5.某Cache采用4路组相联映射，块大小32字节，主存容量256MB，地址线32位。主存地址中组号字段的位数是（）A.15B.14C.13D.126.下列关于总线仲裁的描述中，正确的是（）A.链式查询方式中，离控制器越近的设备优先级越低B.计数器定时查询方式中，计数器初始值固定C.独立请求方式中，每个设备有独立的请求线和授权线D.分布式仲裁不需要中央仲裁器7.某32位计算机的主存按字节编址，采用分页虚拟存储管理，页大小4KB。若页表项占8字节，且每个页表只能存放1024个页表项，则二级页表的地址结构中，一级页号、二级页号、页内偏移的位数分别是（）A.10、10、12B.12、10、10C.10、12、10D.12、12、88.某指令系统中，操作码占6位，采用扩展操作码技术。若前3位为000时表示双操作数指令（地址码共24位），则单操作数指令的操作码至少需要（）位A.7B.8C.9D.109.下列关于DMA方式的描述中，错误的是（）A.DMA控制器直接控制数据在主存和I/O设备间传输B.DMA传输过程中CPU完全处于空闲状态C.DMA请求的优先级通常高于中断请求D.DMA适用于高速I/O设备的批量数据传输10.某计算机的主存周期为100ns，Cache命中率为95%，Cache访问时间为10ns，采用写回法时，主存与Cache的块大小为64字节。则平均访问时间（含写操作）约为（）A.14.5nsB.19.5nsC.24.5nsD.29.5ns11.若某CPU的控制单元采用微程序设计，微指令字长32位，控制字段采用直接编码，共有40个微命令，判别测试字段3位，则微地址寄存器的位数至少为（）A.26B.27C.28D.2912.某同步总线的时钟频率为100MHz，总线宽度64位，每个总线周期传输2个数据块（每块32位），则总线带宽为（）A.400MB/sB.800MB/sC.1600MB/sD.3200MB/s13.下列关于超标量CPU的描述中，正确的是（）A.每个时钟周期仅发射一条指令B.通过增加流水线级数提高性能C.利用指令级并行性同时执行多条指令D.必须采用动态分支预测技术14.某16位计算机的指令格式为：操作码（4位）+源寄存器（3位）+目的寄存器（3位）+立即数（6位）。若立即数采用补码表示，则其表示范围是（）A.-32~31B.-64~63C.-16~15D.-8~715.下列关于虚拟存储器的页替换算法中，最接近最优算法（Belady算法）的是（）A.FIFOB.LRUC.LFUD.OPT二、填空题（每空1分，共15分）1.8位补码能表示的整数范围是__________。2.指令周期通常包含取指周期、__________、执行周期和中断周期。3.存储系统的层次结构中，速度由快到慢依次为寄存器、__________、主存、外存。4.总线的一次信息传输过程包括申请分配阶段、__________、传输阶段和结束阶段。5.微程序控制器中，微指令的顺序控制字段用于产生下一条微指令的__________。6.某计算机的地址线为36位，按字编址（字长32位），则主存的最大容量为__________GB。7.浮点数加减运算中，对阶的本质是__________。8.指令流水线的结构冒险是指__________。9.DMA方式中，数据传输的基本单位是__________。10.虚拟存储器中，快表（TLB）用于存放__________。11.某Cache的块大小为64字节，主存地址为48位，采用全相联映射，则Cache标记字段的位数是__________。12.硬布线控制器的控制逻辑由__________组合逻辑电路产生。13.中断处理过程中，保存断点的实质是保存__________的内容。14.某32位计算机的指令字长固定为32位，采用RISC架构，其通用寄存器数量为32个，则寄存器地址字段至少需要__________位。15.动态随机存储器（DRAM）需要定期__________以维持信息。三、简答题（每题6分，共30分）1.简述冯·诺依曼计算机的基本特点。2.说明指令流水线中数据冒险的类型及解决方法。3.比较DRAM和SRAM在存储原理、速度、集成度和功耗方面的差异。4.分析虚拟存储器中页表的作用，并说明页表项通常包含哪些字段。5.描述中断处理的基本流程（从CPU响应中断到中断返回）。四、分析题（每题8分，共24分）1.已知浮点数X=+101.101B，Y=-110.011B，采用IEEE754单精度格式（1位符号位，8位阶码，23位尾数，偏置值127），计算X+Y的结果（要求写出对阶、尾数加减、规格化、舍入的具体步骤）。2.某计算机的主存地址为32位，Cache容量为128KB，块大小为64字节，采用直接映射方式。（1）计算主存地址中标记、块号、块内偏移字段的位数；（2）若Cache的访问时间为10ns，主存访问时间为100ns，命中率为98%，计算平均访问时间；（3）若将Cache改为2路组相联映射，其他参数不变，块号字段位数如何变化？3.某CPU的指令系统包含以下指令：-加法指令：ADDR1,R2,R3（R1←R2+R3）-取数指令：LOADR1,(R2)（R1←M[R2]）-存数指令：STORE(R1),R2（M[R1]←R2）假设CPU的数据通路包含通用寄存器组（32个32位寄存器）、ALU、主存、指令寄存器（IR）、程序计数器（PC）、MAR、MDR等部件。画出ADDR1,R2,R3指令从取指到执行完成的微操作序列（用寄存器传输语句表示）。五、综合题（共21分）1.（12分）设计一个16位单总线结构CPU的数据通路（要求包含PC、IR、MAR、MDR、通用寄存器组R0-R7、ALU、标志寄存器FR等部件），并说明以下指令的执行过程：（1）LOADR3,(R2)（R3←M[R2]）（2）SUBR4,R5,R6（R4←R5-R6）2.（9分）某计算机的存储系统参数如下：-主存容量：4GB，访问时间：100ns-Cache1：容量32KB，块大小64字节，4路组相联，访问时间10ns，命中率95%-Cache2：容量256KB，块大小128字节，8路组相联，访问时间20ns，命中率98%（当Cache1不命中时访问Cache2）计算该存储系统的平均访问时间（假设Cache1和Cache2均采用写回法，且无写分配策略）。若要优化平均访问时间，可采取哪些措施？答案一、单项选择题1.A2.D3.D4.A5.B6.C7.A8.B9.B10.B11.C12.B13.C14.A15.B二、填空题1.-128~+1272.间址周期3.Cache（高速缓冲存储器）4.寻址阶段5.微地址6.647.使两个数的阶码相等（小阶向大阶对齐）8.多条指令同时使用同一硬件资源产生的冲突9.数据块（或块）10.页表的部分副本（或近期使用的页表项）11.48-6=42（块内偏移6位）12.门电路和触发器组成的13.程序计数器（PC）14.5（2⁵=32）15.刷新（或再生）三、简答题1.①采用存储程序工作方式；②指令和数据以二进制形式存储在存储器中；③计算机由运算器、控制器、存储器、输入设备和输出设备五大部件组成；④指令按顺序执行，由控制器控制各部件协调工作。2.数据冒险类型：①写后读（RAW）：后续指令读取前一条指令未写入的数据；②读后写（WAR）：后续指令写入前一条指令未读取的数据；③写后写（WAW）：后续指令写入前一条指令未完成的写操作。解决方法：①转发（旁路）技术：将运算结果直接从ALU输出端转发到后续指令的输入端；②指令重排序：调整指令顺序避免冒险；③插入气泡（暂停周期）：在流水线中插入空操作等待数据准备。3.①存储原理：SRAM利用触发器存储信息（静态），DRAM利用电容存储电荷（动态）；②速度：SRAM速度快（无需刷新），DRAM速度较慢（需定期刷新）；③集成度：DRAM集成度高（结构简单），SRAM集成度低；④功耗：DRAM功耗低（电容漏电小），SRAM功耗较高（触发器持续耗电）。4.页表的作用是实现虚拟地址到物理地址的映射。页表项通常包含：①有效位（存在位）：表示该页是否在主存中；②物理页号：对应主存的物理页地址；③修改位：表示该页是否被修改过（用于写回法）；④访问位：表示该页最近是否被访问过（用于替换算法）；⑤保护位：表示该页的访问权限（读/写/执行）。5.中断处理流程：①CPU在每条指令执行结束后检查中断请求；②若有中断请求且允许中断，CPU发送中断响应信号；③保存断点（PC值）和现场（通用寄存器、标志寄存器等）；④识别中断源，获取中断服务程序入口地址；⑤执行中断服务程序；⑥恢复现场和断点；⑦开中断，返回原程序继续执行。四、分析题1.（1）X=+101.101B=+1.01101×2²，符号位Sx=0，阶码Ex=2+127=129=10000001B，尾数Mx=01101000000000000000000（后补18个0）。Y=-110.011B=-1.10011×2²，符号位Sy=1，阶码Ey=2+127=129=10000001B，尾数My=10011000000000000000000（原码取反加1后为补码？不，IEEE754尾数是原码，符号位独立，故My=10011000000000000000000）。（2）对阶：Ex=Ey=129，无需对阶。（3）尾数加减：Mx=+0.01101（小数点前隐含1），My=-0.10011（符号位为1）。转换为补码运算：Mx补=0.01101，My补=1.01101（负数补码为原码取反加1：原码1.10011→反码1.01100→加1得1.01101）。Mx+My补=0.01101+1.01101=1.11010（补码）。（4）规格化：结果符号位为1（负数），尾数补码为1.11010，需左规（因为最高数据位与符号位相同，不是规格化形式）。左移1位得1.10100（符号位不变），阶码减1→128=10000000B。（5）舍入：无舍入需求（移位后无超出部分）。最终结果：符号位1，阶码10000000B，尾数10100000000000000000000，即IEEE754单精度浮点数为11000000010100000000000000000000。2.（1）Cache块数=128KB/64B=2048=2¹¹，直接映射时块号字段11位；块内偏移=log₂64=6位；标记字段=32-11-6=15位。（2）平均访问时间=命中率×Cache时间+失效率×主存时间=0.98×10+0.02×100=9.8+2=11.8ns。（3）2路组相联时，组数=2048/2=1024=2¹⁰，块号字段变为10位（组号），标记字段=32-10-6=16位。3.微操作序列：（1）取指阶段：PC→MAR；M[MAR]→MDR；MDR→IR；PC+1→PC（假设指令字长=存储字长）。（2）译码阶段：IR中的操作码字段译码，识别为ADD指令。（3）执行阶段：R2→A（ALU输入寄存器A）；R3→B（ALU输入寄存器B）；A+B→ALU输出；ALU输出→R1；置标志位（如Z、C、V等）。五、综合题1.数据通路设计要点：单总线连接PC、IR、MAR、MDR、R0-R7、ALU、FR。各部件通过三态门连接到总线，ALU有两个