《Verilog程序设计与EDA》-第5章 时序电路设计

5.1简单时序电路设计5.1.1基本D触发器触发器(flip-flop)是一种具有记忆功能，可以存储二进制信息的双稳态电路，它是构成时序电路的基本单元，也是最简单的时序电路。基本D触发器是最常用的触发器之一。下面是用VerilogHDL设计的基本D触发器源文件：5.1.2带异步清0、异步置1的D触发器下面是用VerilogHDL设计的带异步清0、异步置1的D触发器源文件：对VerilogHDL描述的D触发器在Lattice(莱迪思)公司的电子设计自动化EDA(ElectronicDesignAutomation)开发软件环境下进行综合、编译。仿真时设计的ABEL-HDL(一种用来描述器件逻辑功能的设计语言)测试向量如下：仿真波形图如图5.1所示。5.1.3带异步清0、异步置1的JK触发器JK触发器是最常用的触发器之一。下面是用VerilogHDL设计的带异步清0、异步置1的JK触发器源文件：对VerilogHDL描述的JK触发器在Lattice公司的EDA开发软件环境下进行编译以及仿真。仿真时设计的ABEL-HDL测试向量如下：在Lattice公司的EDA开发软件环境下得到的仿真波形如图5.2所示。5.1.4锁存器和寄存器1．8位数据锁存器对于电平敏感的D锁存器，只要时钟为电平1，数据就从输入传递到输出；否则输出值被锁存。用VerilogHDL设计的8位数据锁存器源文件如下：2．8位数据寄存器与电平敏感的锁存器不同的是，边沿敏感的寄存器在敏感列表中必须在数据输入时，声明为时钟上升沿或下降沿。用VerilogHDL设计的8位数据寄存器源文件如下：5.2复杂时序电路设计复杂的数字逻辑系统的设计和验证，不但除了需要具备系统结构知识外，还需要了解更多的语法现象和掌握高级的VerilogHDL系统任务，以及与C语言模块接口的方法(即PLI，VerilogHLI可编程语言接口是在Verilog代码中运行C或者C++ 的一种机制)，并灵活运用always等语句，这是设计高质量的复杂时序电路最基本的要求。5.2.1自由风格设计由于复杂时序电路的工作情况千变万化，难以遵循同一固定的设计风格，因此，可根据给定的设计项目(题目)，尽可能详细地将设计过程抽象化，尝试多种思路，灵活运用VerilogHDL的各种语句、操作符，自由创建行为模型，以设计出质量较高的复杂时序电路模块(源文件)。1．模为50的BCD码计数器的设计用VerilogHDL设计的模为50的BCD码计数器源文件如下：2．可控加法/减法计数器的设计该计数器有一个加/减控制端up_down，当该控制端为高电平时，实现加法计数；为低电平时，实现减法计数。load为同步预置端，clear为同步清零端，低电平有效。用VerilogHDL设计的可控加法/减法计数器源文件如下：3．可变模计数器的设计设计模为4、6、10、12的可变计数器，能在控制信号S0、S1的控制下，实现变模计数。用VerilogHDL设计的可变模计数器源文件如下：仿真波形如图5.3所示。4．变模计数器的另一种设计思路用VerilogHDL设计的模为4、8、10、13计数器源文件如下：ABEL测试向量源文件如下：在Lattice公司的EDA开发软件环境下，仿真波形如图5.4～图5.7所示。5．串并转换电路的设计串行数据din按照时钟clk的节拍依次进入转换电路之后，经过串并转换后变成8位字节的并行数据，再经偶校验后成为9位并行数据dout输出(9位数据左边的最高有效位，即第8位dout[8]是校验位)。用VerilogHDL设计的串并转换电路源文件如下：ABEL测试向量源文件如下：在Lattice公司的EDA开发软件环境下，仿真波形如图5.8所示。因为输出管脚在没有驱动的时候是低电平，不是高阻状态，所以出现了DOUT前7个时钟周期一直是0的现象。5.2.2有限状态机FSM复杂时序逻辑电路常常采用有限状态机FSM来实现。在数字电路系统中，有限状态机作为时序逻辑电路模块，对数字电路系统的设计具有非常重要的作用。有限状态机的标准模型如图5.9所示。有限状态机是指输出取决于过去输入部分和当前输入部分的时序逻辑电路。标准模型的有限状态机，除了输入部分和输出部分外，还含有一组具有“记忆”功能的存储器，它们通常由触发器组成，这些存储器的功能是记忆有限状态机的内部状态，它们常被称为当前状态存储器。在标准模型的有限状态机中，Xi代表外部输入信号，Qi代表存储电路的状态输出，也是组合逻辑电路的内部输入，clk代表状态存储器的时钟输入，res代表状态存储器的复位输入，Yi代表状态存储器的激励信号，也是组合逻辑电路的内部输出，Zo代表外部输出信号。在有限状态机中，状态存储器的下一个状态不仅与输入信号有关，而且还与该存储器的当前状态有关，因此有限状态机又可以认为是组合逻辑和存储器逻辑的一种组合。其中，存储器逻辑的功能是存储有限状态机的内部状态；而组合逻辑可以分为次态逻辑和输出逻辑两部分，次态逻辑的功能是确定有限状态机的下一个状态，输出逻辑的功能是确定有限状态机的输出。在实际的应用中，根据有限状态机输出信号的特点，人们经常将其分为Moore型有限状态机和Mealy型有限状态机两种类型。Moore型有限状态机的输出函数为Z=F(Q)，其输出信号仅与当前状态有关，即可以把More型有限状态的输出看成是当前状态的函数。Mealy型有限状态机的输出函数为Z=F(X，Q)，其输出信号不仅与当前状态有关，而且还与所有的输入信号有关，即可以把Mealy型有限状态机的输出看成是当前状态和所有输入信号的函数。用VerilogHDL的两个独立的always语句正好可以描述有限状态机标准模型中的两个方框图的行为，其中一个描述次态逻辑和输出的组合逻辑函数，另一个描述状态存储器。1．模4加法/减法计数器的设计由图5.10所示的状态转换图和表5.1可见，该计数器包含4个状态、1个输入和1个输出。该电路是一个模4加法/减法控制可逆计数器。X为加/减控制输入信号，Z为借位输出。当外部输入X=0时，Q1Q0状态转移按00→01→10→11→00→…变化，实现模4加法计数器的功能。当外部输入X=1时，Q1Q0状态转移按00→11→10→01→00→…变化，实现模4减法计数器的功能。设计思路是，第一个always语句使用case语句来指定状态机在各个状态中的动作和在各状态之间的转换，它是组合输出(Z)和次态(nextState)函数的描述。这些函数的输入集合为输入X、寄存器现态(currentState)，它们中的任何一个变化都会使always语句有新的动作，case语句指明了这个动作。case语句的默认项使状态机转换成与复位相等同的状态A。第二个always语句根据复位条件决定状态寄存器的状态。当res为低电平时，状态机进入状态A；当res不为低电平时，always语句把次态(nextState)的值赋给现态(currentState)，在时钟的上升沿posedgeclk改变FSM的状态。用VerilogHDL设计的模4加法/减法计数器源文件如下：用VerilogHDL设计的测试模块源文件如下：在XilinxISEDesignSuite13.x(简称ISE13)设计套件上，利用ISimSimulator进行仿真得到的仿真波形(部分)如图5.11和图5.12所示。

2．序列信号发生器的设计序列信号发生器的状态图如图5.13所示。序列信号发生器的状态真值表如表5.2所示。用VerilogHDL设计的序列信号发生器源文件如下：用VerilogHDL设计的序列信号发生器测试模块源文件如下：在XilinxISE13环境下得到的仿真波形(部分)如图5.14所示。从仿真波形可以看出，在第1～7个时钟的作用下，输出Z按顺序输出特定的二进制码0010111；在第8个时钟到达时，电路输出将重复7位二进制码0010111。由于输出序列由7位二进制码0010111重复构成，因此该电路称为序列长度为7的序列信号发生器。5.3时序电路