2025年fpga期末考试试题及答案

2025年fpga期末考试试题及答案一、单项选择题（每题2分，共20分）1.以下关于FPGA中查找表（LUT）的描述，错误的是：A.7系列FPGA的LUT为6输入1输出结构B.LUT可实现任意N输入逻辑函数（N≤LUT输入数）C.多个LUT级联可扩展实现更多输入的逻辑函数D.LUT的输出仅依赖当前输入，因此属于组合逻辑单元答案：B（LUT只能实现N输入逻辑函数的真值表映射，无法直接实现所有函数，如需要存储功能需配合触发器）2.在FPGA综合过程中，“RTL级优化”主要针对：A.布局布线后的物理实现B.寄存器传输级的逻辑化简C.门级网表的时序优化D.测试向量的自动生成答案：B3.以下哪种场景最适合使用FPGA实现？A.大规模浮点运算（如深度学习训练）B.固定功能的消费电子芯片（如手机基带）C.需要实时处理的多协议转换系统D.对成本敏感的大规模量产产品答案：C（FPGA适合需要灵活性和实时性的定制化场景）4.关于Verilog非阻塞赋值（<=），正确的描述是：A.赋值立即生效，用于组合逻辑B.赋值在当前时间步结束时生效，用于时序逻辑C.多个非阻塞赋值按顺序执行，可能导致竞争冒险D.与C语言的“=”运算符行为完全一致答案：B5.FPGA时序约束中，“时钟不确定性（ClockUncertainty）”主要用于补偿：A.晶振的频率误差B.温度变化引起的延迟波动C.时钟网络的偏斜（Skew）和抖动（Jitter）D.跨时钟域信号的亚稳态风险答案：C6.以下IP核中，不属于FPGA软核的是：A.使用Verilog编写的UART控制器B.厂商预综合的高速SERDES模块C.基于LUT和触发器实现的FIFOD.用HDL描述的32位加法器答案：B（SERDES通常为硬核IP，集成在FPGA的专用电路中）7.设计异步FIFO时，关键要解决的问题是：A.读写时钟的频率同步B.指针跨时钟域的亚稳态C.FIFO满/空标志的精确判断D.数据位宽的匹配答案：B（异步FIFO的核心挑战是读写指针在不同时钟域下的可靠传输）8.以下关于FPGA动态部分重构的描述，错误的是：A.可在不重启系统的情况下更新部分逻辑B.需要设计时划分固定区域和可重构区域C.会显著增加静态功耗D.适用于需要灵活切换功能的场景（如软件定义无线电）答案：C（动态重构主要增加设计复杂度，对静态功耗影响较小）9.在XilinxVivado中，“合成（Synthesis）”阶段的输出是：A.网表文件（.dcp）B.位流文件（.bit）C.RTL原理图D.布局布线后的物理设计答案：A10.设计一个8位无符号数乘法器，使用FPGA实现时，最优化的资源利用方式是：A.纯组合逻辑（LUT直接实现）B.流水线结构（分阶段计算部分积）C.使用专用乘法器IP（如7系列的DSP48E1）D.级联多个加法器实现答案：C（专用DSP单元是乘法运算的最优资源）二、填空题（每空2分，共20分）1.FPGA的基本可编程逻辑单元由______、______和______组成（写出三种核心结构）。答案：查找表（LUT）、触发器（FF）、本地互连线2.Verilog中，`timescale1ns/1ps`表示______，`define的作用是______。答案：时间单位为1ns，时间精度为1ps；定义宏常量3.时序分析中的“建立时间（SetupTime）”指______，“保持时间（HoldTime）”指______。答案：在时钟有效边沿到来前，数据必须保持稳定的最小时间；在时钟有效边沿到来后，数据必须保持稳定的最小时间4.FPGA配置方式中，被动串行配置是指______，主动配置是指______。答案：FPGA作为从设备，由外部配置芯片提供配置数据；FPGA作为主设备，主动从外部存储读取配置数据5.实现跨时钟域信号传输时，常用的同步方法有______（写出两种）。答案：双触发器同步器、格雷码编码、异步FIFO（任意两种）三、简答题（每题8分，共40分）1.简述FPGA与ASIC的主要区别（至少列出四点）。答案：①开发周期：FPGA开发周期短（数周），ASIC需数月至数年流片；②灵活性：FPGA可重复编程，ASIC功能固定；③成本：小批量FPGA更经济，大规模ASIC成本更低；④功耗：同工艺下ASIC功耗通常低于FPGA；⑤集成度：高端ASIC集成度高于FPGA（如7nm以下工艺）。2.说明Verilog中always@()和always@(posedgeclk)的区别及应用场景。答案：always@()是组合逻辑块，敏感列表为所有输入信号，输出随输入变化立即更新，用于实现组合逻辑（如多路选择器、加法器）；always@(posedgeclk)是时序逻辑块，仅在时钟上升沿触发，输出依赖触发器存储状态，用于实现寄存器、计数器、状态机等需要记忆功能的电路。3.解释“时序收敛（TimingClosure）”的含义，并列举三种常用的优化方法。答案：时序收敛指设计满足所有时序约束（如建立时间、保持时间、最大延迟）的状态。优化方法包括：①流水线设计：将长路径拆分为多级寄存器，减少单级延迟；②资源复用：减少关键路径上的逻辑资源使用；③时钟树优化（CTS）：降低时钟偏斜；④使用更高速的逻辑单元（如选择LUT级联而非多输入LUT）；⑤时序约束调整（如放松非关键路径的约束）。4.设计一个4位二进制计数器（0-15循环），要求包含同步复位和使能信号。画出状态转移图，并写出关键Verilog代码。答案：状态转移图：0→1→2→…→15→0（每个状态在使能有效且时钟上升沿时转移，复位时跳转到0）。Verilog代码：modulecounter_4bit(inputclk,inputrst_n,//低电平同步复位inputen,//使能信号outputreg[3:0]count);always@(posedgeclk)beginif(!rst_n)begincount<=4'b0000;endelseif(en)begincount<=count+1'b1;endendendmodule5.简述FPGA中片上存储器（BlockRAM）与分布式RAM的区别及选择依据。答案：区别：①实现方式：BlockRAM是专用存储块（如Xilinx的BRAM），分布式RAM由LUT资源构成；②容量：BlockRAM容量大（如36Kb/块），分布式RAM容量小（通常≤1Kb）；③访问速度：BlockRAM速度更高（独立时钟、支持双端口），分布式RAM受LUT延迟影响；④资源占用：BlockRAM消耗专用存储资源，分布式RAM消耗逻辑资源（LUT）。选择依据：大容量存储选BlockRAM（如图像缓存），小容量、需与逻辑紧耦合的选分布式RAM（如状态机查找表）。四、分析设计题（共20分）题目：设计一个基于FPGA的实时数字滤波器，要求实现5阶FIR低通滤波器，截止频率1kHz，输入为16位有符号数，采样率8kHz。系统时钟为50MHz。（1）画出系统总体架构图（标注关键模块）（5分）；（2）说明FIR滤波器的FPGA实现方法（包括乘法器选择、系数存储、流水线设计）（8分）；（3）编写核心模块的Verilog代码框架（7分）。答案：（1）系统架构图关键模块：输入缓存（FIFO，用于同步采样率与系统时钟）→系数寄存器组（存储5个16位系数）→乘法器阵列（5个并行乘法器）→累加器（4级流水线加法树）→输出截断（16位结果）→输出缓存（FIFO）。（2）实现方法：①乘法器选择：使用FPGA专用DSP48E1模块实现16×16乘法，比LUT实现更高效；②系数存储：将5个16位系数存储在BlockRAM中，支持同步读取；③流水线设计：将乘法和累加过程分为3级流水线（乘积累加级、中间累加级、最终累加级），每级插入寄存器，提高时钟频率；④输入对齐：使用移位寄存器组延迟输入信号，实现x(n)、x(n-1)、…x(n-4)的对齐。（3）Verilog代码框架：modulefir_filter(inputclk,inputrst_n,input[15:0]data_in,inputdata_valid,outputreg[15:0]data_out,outputregout_valid);//系数定义（示例系数，实际需根据滤波器设计计算）parameter[15:0]COEFF[0:4]='{16'd100,16'd200,16'd300,16'd200,16'd100};//输入延迟线reg[15:0]delay_line[0:4];always@(posedgeclk)beginif(data_valid)begindelay_line[0]<=data_in;delay_line[1]<=delay_line[0];delay_line[2]<=delay_line[1];delay_line[3]<=delay_line[2];delay_line[4]<=delay_line[3];endend//并行乘法器（使用DSP48实例化）wire[31:0]product[0:4];generatefor(genvari=0;i<5;i=i+1)begin:mult_stageDSP48E1(.MULTCARRYINREG(1'b0),.AREG(1'b1),.BREG(1'b1))u_mult(.CLK(clk),.A(delay_line[i]),.B(COEFF[i]),.P(product[i]));endendgenerate//流水线累加器（加法树）reg[31:0]sum1,sum2;reg[31:0]sum_final;always@(posedgeclk)beginsum1<=product[0]+product[1]+product[2];//第一级累加（流水线寄存器）sum2<=product[3]+product[4];sum_final<=sum1+sum2;//第二级累加end//输出