敏捷硬件开发语言Chisel与数字系统设计 课件 第6章 黑盒

6.黑盒一、例化黑盒二、复制Verilog文件三、内联Verilog文件四、inout端口

目录2一、例化黑盒3例化黑盒1.1背景Chisel的功能相对Verilog来说还不完善，设计人员在当前版本下无法实现的功能，就需要用Verilog来实现。向Chisel代码提供用Verilog设计的电路的接口（Verilog）BlackBoxChisel接口Chisel接口4例化黑盒假设有一个外部的Verilog模块，端口列表声明如下：

按照Verilog的语法，例化代码如下：

在Chisel模块里例化另一个模块，生成Verilog代码时，端口名字里会增加“io_”。1.2例化黑盒Dutu0(.a(u0_a),.clk(u0_clk),.reset(u0_reset),.b(u0_b))5moduleDut(input[31:0]a,inputclk,inputreset,output[3:0]b)例化黑盒

倘若将上述Verilog模块声明成普通的Chisel模块，然后直接例化使用，例化的Verilog代码就会变成：

思考：这样做在Chisel层面上会成功吗？不允许模块内部连线为空Dutu0(.io_a(io_u0_a),.io_clk(io_u0_clk),.io_reset(io_u0_reset),

.io_b(io_u0_b))6classUseDutextendsModule{

valio=IO(newBundle{

valtoDut_a=Input(UInt(32.W))

valtoDut_b=Output(UInt(4.W))

})

valu0=Module(newDut)

u0.io.a:=io.toDut_a

u0.io.clk:=clock

u0.io.reset:=reset

io.toDut_b:=u0.io.b

}例化黑盒定义Dut类时，不继承自Module，而继承自BlackBox。无需给黑盒的端口名加上“io_”classDutextendsBlackBox{

valio=IO(newBundle{

vala=Input(UInt(32.W))

valclk=Input(Clock())

valreset=Input(Bool())

valb=Output(UInt(4.W))

})

}7例化黑盒

1.3

Map[String,Param]

BlackBox的构造方法可以接收一个Map[String,Param]类型的参数。

作用：使得例化外部的Verilog模块时具有配置模块的“#(参数配置)”。映射的键固定是字符串类型，对应Verilog里声明的参数名。映射的值对应传入的配置参数，可以是字符串，也可以是整数和浮点数。8importchisel3.experimental._

classDutextendsBlackBox(Map("DATA_WIDTH"->32,

"MODE"->"Sequential",

"RESET"->"Asynchronous")){

valio=IO(newBundle{

vala=Input(UInt(32.W))

valclk=Input(Clock())

valreset=Input(Bool())

valb=Output(UInt(4.W))

})

}例化黑盒实例

单例对象chisel3.experimental里定义了相应的隐式转换，可以把BigInt、Int、Long、Double和String转换成对应的Param类型9例化黑盒

1.4动态定义模块的名字10classCoffeeextendsBlackBox{

valio=IO(newBundle{

valI=Input(UInt(32.W))

valO=Output(UInt(32.W))

})

overridedefdesiredName="Tea"

}

classSaltextendsModule{

valio=IO(newBundle{})

valdrink=Module(newCoffee)

overridedefdesiredName="SodiumMonochloride"

}使用重写的desiredName方法将Salt改为SodiumMonochloride使用重写的desiredName方法将Coffee改为Tea在转成Verilog时的模块名不使用定义的类名，而是使用重写的desiredName方法的返回字符串二、复制Verilog文件11复制Verilog文件如果在黑盒类里混入这个特质，并且在src/main/resources文件夹里有对应的Verilog源文件，则在Chisel转换成Verilog时，就会把Verilog文件一起复制到目标文件夹。2.1复制方式一chisel3.util包里有一个特质HasBlackBoxResource12classDutextendsBlackBoxwithHasBlackBoxResource{

valio=IO(newBundle{

vala=Input(UInt(32.W))

valclk=Input(Clock())

valreset=Input(Bool())

valb=Output(UInt(4.W))

})

}

addResource("/dut.v")//注意路径写成"./dut.v"是不对的。

}复制Verilog文件。2.2实例方法的入参是Verilog文件的相对地址，即相对src/main/resources的地址13复制Verilog文件2.3复制方式二chisel3.util包里还有一个特质HasBlackBoxPath如果在黑盒类里混入这个特质，并且在任意文件夹里有对应的Verilog源文件，那么在Chisel转换成Verilog时，就会把Verilog文件一起复制到目标文件夹。14classDutextendsBlackBoxwithHasBlackBoxPath{

valio=IO(newBundle{

vala=Input(UInt(32.W))

valclk=Input(Clock())

valreset=Input(Bool())

valb=Output(UInt(4.W))

})

addPath("./src/main/scala/dut.v")

}复制Verilog文件2.4实例此时的路径是相对于chisel-template这个工程文件夹的路径，我们需要提供相对路径或者全路径。15三、内联Verilog文件16内联Verilog文件目标文件夹里就会生成一个单独的Verilog文件，复制内嵌的代码。该方法适合小型Verilog设计!3.1内联Verilog文件

chisel3.util包里有一个特质HasBlackBoxInline调用特质里的方法:17setInline(blackBoxName:String,blackBoxInline:String)classDutextendsBlackBoxwithHasBlackBoxInline{

valio=IO(newBundle{

vala=Input(UInt(32.W))

valclk=Input(Clock())

valreset=Input(Bool())

valb=Output(UInt(4.W))

})

setInline("dut.v",

"""

|moduledut(input[31:0]a,

|inputclk,

|inputreset,

|output[3:0]b);

|……

|assignb=b_temp;

|endmodule

""".stripMargin)

}内联Verilog文件实例：

字符串中的“|”表示文件的边界18四、inout端口19inout端口NOTE:要用“chisel3.experimental._”进行导入。4.1

inoutChisel目前只支持在黑盒中引入Verilog的inout端口。Bundle中使用“Analog(位宽)”声明Analog类型的端口Verilog的inout端口编译20classInoutIOextendsBundle{

vala=Analog(16.W)

valb=Input(UInt(16.W))

valsel=Input(Bool())

valc=Output(UInt(16.W))}

classInoutPortextendsBlackBoxwithHasBlackBoxInline{

valio=IO(newInoutIO)

setInline("InoutPort.v",

"""

|moduleInoutPort(inout[15:0]a,……output[15:0]c);

|assigna=sel?'bz:b;

|endmodule

""".stripMargin)

}

classMakeInoutextendsModule{

valio=IO(newInoutIO