《计算机系统》-第四章

4.1 触

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器时序逻辑电路与组合逻辑电路不同，它的输出不仅与逻辑电路的当前输入情况有关，而且还与以前的输入情况有关，或者说与逻辑电路的历史情况有关。所以，为实现时序电路的逻辑功能，就必须在电路的内部增加一些具有存储记忆功能的器件，用以把曾经输入过的信息保存下来，这个器件叫触发器。有了触发器之后，可用它来设计时序逻辑电路中常用的“计数器”“寄存器”“移位器”等时序器件。

触发器的种类很多，按时钟控制方式来分，有电位触发、边沿触发、主-从触发等方式的触发器；按功能分类，有RS触发器、D触发器、JK触发器等。同一功能的触发器可以由不同触发方式来实现。对使用者来说，在选用触发器时，触发方式是必须考虑的因素。因为相同功能的触发器，若触发方式选用不当，系统是不能达到预期设计要求的。下一页返回4.1 触

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器4.1.1用“与非”门组成的基本RS触发器触发器是在一定的输入条件下具有两种稳定状态的电路或器件。在某一时间内，触发器只能处于一种稳定状态，只有在一定的触发信号的作用下，触发器才能翻转到另一种稳定状态。RS触发器是构成其他各种功能的触发器的基本组成部分，所以又叫基本RS触发器。它可由两个“与非”门交叉耦合构成，如图4-1所示。

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器Q和Q为触发器的两个输出端，这两个输出端的逻辑电平总是相反的，即若Q=0，则Q=

1；若Q=1，则Q=0。可见，这个电路有两个稳定状态，并用它来记忆或存储一位二进制信息。一般的，当Q=1，Q=0时，称触发器处于“1”状态，或说触发器中寄存了“1”信息；当Q=0，Q=1时，称触发器处于“0”状态，或说触发器中寄存了“0”信息。基本RS触发器的工作原理如下：（1）当R=0，S=1时，无论触发器原来处于哪种状态，因为R=0，就必有G1

门的输出Q=1；Q的“1”电平反馈到G2

门的输入端，而由于G2

门的另一端S=1，从而G2

门的输出Q=0。Q端输出的“0”电平又反馈到G1

门的输入端，使G1

门输出的“1”保持不变。最后使该触发器置成稳定的“0”状态（Q=0，Q=1）。（2）当R=1，S=0时，因为S=0，G2

门的输出Q=1；Q的“1”电平又反馈给G1

门，G1

门的两个输入端此时都为“1”，则G1

门的输出Q=0，最终将使触发器置成稳定的“1”状态，（Q=1，Q=0）。上一页下一页返回4.1 触

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器（3）当R=S=1时，触发器的两个输出端的电平将由G1

门和G2

门各自的反馈输入条件来确定。若此时Q=0，Q=1，Q=0反馈到G1

门输入端，使G1

门的输出Q=1；Q=1又反馈给G2

门的输入端，使G2

门的输出Q=0，这样循环往复，只要R=S=1不变，Q始终为0，Q为1。若此时Q=1，Q=0，用同样的分析方法，可知Q始终为1，Q为0。这种状况称为保持触发器原来状态不变。正是在这种状态下，触发器能把以前的信息记忆下来，保持不变。（4）当R和S均为0时，两个“与非”门的输出端Q和Q均为1，这就破坏了触发器应具有相反输出的正常逻辑特性。在基本RS触发器中，R=S=0的情况是不允许出现的，这种状态会给触发器带来不确定性输出错误。归纳上述分析，可以得到基本RS触发器输入、输出逻辑关系真值表，见表4-1。基本RS触发器的逻辑符号如图4-2所示，图中的R和S输入端带有小圆圈，表示该触发器为低电平触发。上一页下一页返回4.1 触

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器4.1.2 用“与非”门组成的钟控触发器在实际应用中，人们往往希望触发器的输入信号仅在一定时间内起作用，而不是输入信号一变，触发器的状态立即发生变化。这就需要对触发器的输入信号起作用的时间进行控制。具有时钟脉冲CP（ClockPulse）输入控制端的触发器称为钟控触发器，也称为同步触发器。钟控触发器状态的变化不仅取决于输入信号的变化，还取决于时钟脉冲CP的作用。这样，数字系统中的多个钟控触发器就可以在统一的CP信号的控制下协调地工作。1.钟控RS触发器钟控RS触发是在基本RS触发器的基础上，再增加两个“与非”门，并引入一个时钟脉冲CP来控制触发器的翻转动作。钟控、RS触发器如图4-3所示。上一页返回下一页4.1 触

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器钟控RS触发器的CP脉冲为正脉冲。在CP脉冲没有到来时，由于该输入端总是处于低电平，G3

和G4

门被封锁，此时，无论R、S端输入什么信号，G3

和G4

门的输出都是“1”，使上面的基本RS触发器的状态保持不变（处于记忆状态）；当CP脉冲到来时，CP端为高电平，这时R、S端的输入信号就能通过G3

或G4

门去触发基本RS触发器，使它置“1”或置“0”。也就是说，对于钟控RS触发器，时钟脉冲CP只控制触发器的翻转时间，而触发器到底被置成什么状态，是由R、S的输入条件决定的。钟控RS触发器的输入、输出逻辑关系真值表见表4-2。从电路分析得出R=S=0时，其输出状态保持不变，但它与CP=0时保持不变的意义不一样。钟控RS触发器在R=S=1时，为不允许输入条件。它的逻辑符号如图4-4所示。下一页返回上一页4.1 触

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器2.钟控D触发器在钟控RS触发器的R和S端之间加一个“非”门，使它们保持互补关系，并使S作为唯一的一个输入信号端D，就得到图4-5所示的钟控D触发器电路。当CP=0时，G3

和G4

门被封锁，触发器状态保持不变（记忆状态）。当CP=1时，若D=1，则R=0，S=1，此时，G3

门的输出端为“1”，G4

门的输出端为“0”，触发器状态为“1”；若D=0，则R=1，S=0，触发器状态为“0”，也即当CP有效时，触发器状态由输入信号D确定。由于钟控D触发器在输入端加了一个非门，使R与S输入必为互补，不能同时为1，所以D触发器就不存在“不允许”状况，即没有约束条件。钟控D触发器的输入、输出逻辑关系真值表见表4-3。真值表输出使用了Qn+1

符号，它表示次态含义。上一页下一页返回4.1 触

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器针对触发器的一次翻转，把触发器在脉冲作用前的状态叫触发器的现态（presentstate），常用Q表示；把触发器在脉冲作用后的翻转状态（改变状态）叫触发器的次态（nextstate），常用Qn+1

表示。表4-3也可称为钟控D触发器的次态真值表。根据钟控D触发器的真值表，可以得出钟控D触发器的次态方程，也称特征方程：Qn+1=D此方程的含义为，在脉冲的作用下，钟控D触发器的次态（下一个状态）由此时数据输入端D决定。表4-4是钟控D触发器激励表，也称驱动表，它用表格的形式反映了触发器为达到一定的转移状态，所需的输入条件。激励表实际上是功能真值表的逆关系，可从真值表转换得到，它适用于时序逻辑电路的设计。钟控D触发器的逻辑符号如图4-6所示。上一页下一页返回4.1 触

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器3.钟控JK触发器钟控RS触发器对输入R、S有明确的限制，即R、S不能同时为1，否则输出状态将不确定。在钟控RS触发器的基础上加上两条交叉反馈线，如图4-7所示，就构成了钟控JK触发器，同时取消了不能同时为1的限制，克服了钟控RS触发器的缺点。它是利用Q和Q不可能同时为1的特点，将它们交叉反馈到下面的输入门G3

和G4，以此对CP脉冲起导引作用，从而避免输出状态不定的现象，并将原来钟控RS触发器的输出端S改用J表示，输入端R改用K表示，故称JK触发器。它的工作原理如下：上一页下一页返回4.1 触

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器（1）当J=0，K=0/J=0，K=1/J=1，K=0时，其逻辑功能与钟控RS触发器完全相同。（2）当J=1，K=1时，如果该触发器现态为1（Q=1，Q=0），那么当CP脉冲到来时，则G3

门因输入均为1而G3

输出为0，使触发器G1

门输出为1，从而使G2

门输出也为0，G2

门从1翻转成0，即次态为0。如果现态为0，则当CP脉冲到来时，G4

门因输入均为1，而G4

门输出为0，导致触发器G2

门输出翻转为1，即次态为1。这就是说，钟控JK触发器由于导引电路的作用，当输入条件J、K同时为1时，在CP脉冲的作用下总要翻转成相反的状态，即Qn+1=Q。上一页下一页返回4.1 触

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器综上所述，钟控JK触发器的输入与输出关系真值表见表4-5，根据真值表可以得出钟控JK触发器的次态方程为：即钟控JK触发器的逻辑符号如图4-8所示，它的激励表见表4-6。上一页下一页返回4.1 触

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器钟控JK触发器存在空翻问题，当J=K=1，CP=1期间，触发器将自行发生连续的翻转。因为一旦触发器由0→1后，由于反馈线的作用，就具备了1→0变化的条件；而由1→0后，也就具备了0→1变化的条件，这样CP=1期间过长时，虽然输入信号没有发生变化，但触发器仍发生多次翻转的现象称为触发器的空翻。这种电路的JK触发器为避免空翻，必须对CP宽度（CP=1的时间长度）的要求极其苛刻，即触发器可靠工作的CP脉冲宽度必须大于2个“与非”门延时，而小于3个“与非”门延时。如果小于2个“与非”门延时，则会“触而不变”，而如果大于3个“与非”门延时，则会发生空翻现象。由于存在这些苛刻的要求，它不可能有实际使用价值。上一页下一页返回4.1 触

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器4.1.3 边沿触发器上节介绍的几种钟控触发器均采用电位触发方式，在CP=1期间，只要输入值有变化，输出值也随着改变，这就是电位触发器特性。如果输入信号不变，触发器输出值应固定在某值上，但有外界干扰信号使输入信号改变时，触发器可能接收此错误信号，造成触发器输出错误，使触发器的可靠性降低。为彻底解决在CP=1期间，触发器由于输入信号的变化而产生多次变值输出，或钟控JK触发器空翻现象，人们研究出了边沿触发器。边沿触发器是指触发器对输入信号的接收发生在时钟脉冲的边沿时刻（上升沿或下降沿），并据此时的输入决定输出的相应状态。也就是说，触发器只有在时钟CP的某一规定跳变（正跳变或负跳变）到来时，才接收输入信号，而在CP=1期间，触发器不接收输入信号，因而输入信号的变化也就不会引起触发器的状态变化，从而避免了电位触发器的弊病。上一页下一页返回4.1 触

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器实现边沿触发的方法通常有两种：一种是利用触发器内部门电路的延迟时间的不同来实现，如常见的负沿触发的JK触发器；第二种是利用直流反馈原理，即维持阻塞原理来实现，如常见的正边沿触发的D触发器。无论采用何种触发方式以及内部电路组成有何不同，触发器的次态方程（特征方程）、真值表、激励表与上节相应的触发器是完全一致的。上一页下一页返回4.1 触

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器1.负边沿触发的JK触发器如图4-9所示，它是利用门电路的传输延迟时间实现边沿触发的。这个电路包含一个由“与或非”门G1

和G2

组成的基本RS触发器和两个输入控制门G3

和G4。而且，设计时让门G3

和G4

的传输延迟时间大于基本RS触发器的翻转时间。下面分析该触发器的工作情况：通常情况下，SD

=RD

=1。只有强制清零与置“1”时除外，所以下面的分析始终认为SD=RD=1。设触发器的初始状态为Q=0，Q=1。当CP=0时，门B、B′、G3

和G4

同时被封锁。而由于G3、G4

的输出P、P′两端为高电平，门A、A′是打开的，因此基本RS触发器的状态通过A、A′得以保持。上一页下一页返回4.1 触

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器CP变为高电平以后，门B、B′首先解除封锁，基本RS触发器可以通过B、B′继续保持原状态不变。若此时输入为J=1，K=0，则经过门G3、G4

的传输延迟时间以后P=0，P′=1，门A、A′均不导通，对基本RS触发器的状态没有影响。当CP下降沿到达时，门B、B′立即被封锁，但由于门G3、G4

存在传输延迟时间，所以P、P′的电平不会马上改变。因此，在瞬间出现A、B各有一个输入端为低电平的状态，使Q=1，并经过门A′使Q=0。由于G3

的传输延迟时间足够长，可以保证在P点的低电平消失之前Q的低电平已反馈到了门A，所以在P点的低电平消失以后触发器获得的“1”状态仍将保持下去。经过门G3、G4

的传输延迟时间以后，P和P′都变为高电平，但对基本RS触发器的状态并无影响。同时，CP的低电平已将门G3、G4

封锁，J、K状态即使发生变化也不会影响触发器的状态。上一页下一页返回4.1 触

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器这种触发器大大提高了抗干扰能力，工作可靠。集成产品74112、74114、74113等都属于这类触发器。图4-10所示为该类触发器的逻辑符号，它的功能表见表4-7所示。“∧”符号代表边沿触发，CP的“0”代表低电平起作用，“↓”代表下降沿起作用。2.维持-阻塞D触发器维持-阻塞D触发器如图4-11所示。图中的D为数据输入端，RD

和SD

为清零端和置“1”端，在不强制清零和置“1”的情况下，其均保持高电平，让触发器工作。其工作原理分析如下：在时钟脉冲没有到来（CP=0）时，G3、G4

门均输出高电平，触发器输出Q与

将保持原有状态不变。上一页下一页返回4.1 触

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器当CP=1时（从0→1短过程），可分为两种情况：（1）设CP=1到来之前，数据输入D=0，因CP此时还为零，可推出G5

输出为1，G6

输出为0（G6

门的3个输入此时全为1）。当CP脉冲到来（CP由0→1）时，n+1G3

的全部输入变为1，因此G3

的输出由1变为0，将触发器置成“0”状态，即Q=D=0；同时G3

输出的“0”电平经过①号线反馈到G5

的输入端，将G5

门封锁，使得CP=1期间，无论D端的输入状态变化几次都能保持G5

输出为1不变，进而保持G3

输出的“0”信号不变，所以把①号线称为置“0”维持线。另外，由于G5输出的“1”经④号线反馈到G6

的输入，使G6

输出为0，进而使G4

输出保持为1不变，这就起到了阻止G6

置“1”的作用，因此称④号线为置“1”阻塞线。上一页下一页返回4.1 触

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器（2）设CP=1到来之前，数据输入D=1，因CP此时还为零，可推出G5

输出为0，则G6

输出为1。当CP由0变1后，由于G4

的全部输入均为1，G4

输出由1变0，将触发器置4“1”，即Qn+1=D=1；同时G

输出的“0”经③号线反馈到G6门的输入端，维持G6的输出为1不变，进而维持G4

输出的“0”信号不变。由于③号线起到了对触发器置“1”的维持作用，所以称之为置“1”维持线。另外，G4

输出的“0”经②号线又反馈到G3

的输入，封锁G3

门，以阻止置“0”信号的产生，因此称它为置“0”阻塞线。所以在CP=1期间，D端输入的变化只能引起G5

输出的变化，但不能通过G3

门和G6

门去影响已为1的触发器。上一页下一页返回4.1 触

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器从上面的分析中可看到，维持-阻塞D触发器是在时钟脉冲的上升边沿将D输入端的数据可靠地置入，并且在上升边沿过后的时钟脉冲期间内，D的输入值可以随意改变，触发器的输出状态仍以时钟脉冲上升边沿时所采样的值为准，所以它是边沿触发器的一种。此类集成产品有7474。图4-12所为该类触发器的逻辑符号，它的功能表见表4-8。表中“↑”代表上升沿触发。上一页返回4.2 寄存器和移位器4.2.1 寄存器寄存器是用来暂存二进制代码的电路。它能实现对数据的接收、清零、保存和输出等功能，它分为锁存器和基本寄存器。寄存器主要由触发器和一些控制门组成，结构比较简单。1.锁存器锁存器是将若干个电位式触发器的触发控制端连接在一起，由一个公共的时钟信号CP来控制，而每个触发器的数据输入端各自接收数据。图4-13所示是一个四位锁存器的逻辑电路，图中四个电位式D触发器可以寄存四位二进制数据。当CP为高电位时，D1～D4

数据可分别送入各自的触发器中，使Q1～Q4

的状态与输入数据一致，从而达到锁存数据的目的。当CP为低电位时，触发器状态保持不变。图中的触发器为4.1.2节中所介绍的触发器类型。下一页返回4.2 寄存器和移位器从寄存数据的角度来看，锁存器和寄存器的功能是相同的，两者的区别仅在于锁存器中的触发器采用电位式触发器，而寄存器中的触发器采用脉冲边沿触发器。因此，它们有各自不同的适用场合，这取决于触发信号和数据之间的时间关系。如果有效数据的稳定滞后于触发信号，则只能使用电位控制的锁存器；如果有效数据的稳定先于触发信号，且要求同步操作，则需用脉冲边沿控制的寄存器。集成芯片74LS373等就属于这类触发器，它的逻辑电路如图4-14所示，其功能表见表4-9。图4-15是它的芯片引脚图。74LS373是带有输出三态门的锁存器。上一页下一页返回4.2 寄存器和移位器2.基本寄存器通常所说的寄存器指的就是基本寄存器。n位寄存器一般由n个时钟控制端连接在一起的维持-阻塞D触发器构成。图4-16所示是一个带公共时钟和复位的四位寄存器的逻辑电路。该寄存器由4个上升沿触发的D触发器构成，在CP上升沿的作用下，每个触发器能接收各自数据输入端的信号。一旦寄存了这些数据，寄存器便能将它们保存，直到下一个CP上升沿到达，有新的数据送入为止。图中的寄存器清除信号CLR，接到每个触发器的清除端，当CLR=0时，所有触发器被清零。这类寄存器的集成产品有74LS273、74LS374等。74LS273的逻辑电路图如图4-17所示，其芯片引脚图如图4-18所示，其功能表见表4-10。它是一个八位寄存器，不带三态输出。上一页下一页返回4.2 寄存器和移位器74LS374是八位边沿触发的寄存器，并带有三态输出，这一点与74LS273不同。另外它不带清除端。它与74LS273都是上升沿触发。在高阻态下，输出既不能有效地给总线加负载，也不能有效地驱动总线。输出控制不影响触发器内部工作，即老数据可以保持，另外当输出被关闭时，新的数据也可以置入。74LS374的逻辑电路如图4-19所示，它的功能表见表4-11，其芯片引脚图如图4-20所示。4.2.2 移位器在时钟信号的控制下，所寄存的数据依次向左（由低位向高位）或向右（由高位向低位）移位的寄存器，称为移位器。根据移位方向的不同，移位器有左移寄存器、右移寄存器和双向移位寄存器之分。1.左移寄存器图4-21所示为由上升沿触发的维持-阻塞D触发器构成的三位左移寄存器电路。上一页下一页返回4.2 寄存器和移位器触发器按的规律连接，Di+1=Qni

的的规律连接，即高位触发器的数据输入端接相邻低位触发器的输出端，最低位触发器的数据输入端作为串行数据输入端，移满后，并行输出所有触发器内容。触发器的时钟脉冲输入端连接在一起，由移位时钟脉冲源CP的上升沿控制。各触发器的输入信号分别为D2=Q1n

，D1=Q0n

，D0=DL（串行输入）。在CP上升沿到来的时刻，Q2n+1=Q1nQ1n+1=Q0n

Q0n=

DL，也即寄存的每位数据依次向左移一位，经过3次脉冲移完数据输入端的3位二进制数。每次传输一位数据的传输方式称为串行数据传输。利用左移寄存器可以把串行输入转换成并行输出，如将串行输入数据二进制“110”转换成并行数据输出，3位二进制到达顺序为“1→1→0”，逐位输入左移寄存器的输入端DL，每输入一位数据打入一个CP脉冲，使已输入的数据左移一位，同时使Q0n=

DL经过3个CP脉冲后，寄存器中就寄存了输入的数据“110”，即Q2Q1Q0=110。当需要时可一次读出数据“110”，这就是调制解调器中把接收的串行数据转换成计算机要加工的并行数据的工作原理。上一页下一页返回4.2 寄存器和移位器同理，若左移寄存器中已存有并行数据，在CP脉冲的作用下逐位左移并从Q2

端输出，便可实现将并行数据转换成串行数据的功能，这称为发送。2.右移寄存器只要把左移寄存器的连接方式改换一下方向，它就成为右移寄存器，这时输入数据将从最左边一位触发器即D2

端送入让D1=Q2

，

D0=Q1

即可。集成芯片74LS164是八位并行输出串行右移寄存器。它的逻辑电路图如图4-22所示，它由8个边沿触发的RS触发器构成。其功能表见表4-12，其芯片引脚图如图4-23所示。（1）当清除端=“L”时，移位寄存器异步清零，实现清零功能。（2）当清除端=“H”，时钟端=“L”时，移位寄存器保持状态不变，实现保持功能。（3）当清除端=“H”，时钟端=“↑”（有上升沿）时，实现移位送入功能。上一页下一页返回4.2 寄存器和移位器Qn+1A=A·

B，

Qn+1B

=QA，Qn+1C=QB，

Qn+1D=QcQn+1E=QD

，Qn+1F=QE，Qn+1G=QF

，Qn+1H=QG3.双向移位寄存器同时具有左移功能、右移功能的移位器称为双向移位寄存器。该类产品有很多，如74LS194（四位）、74LS299（八位，并可置数）等，详细情况请查阅相关手册。4.移位器的应用利用移位器的特性还可构成计数器和分频器。将移位器的串行输出反馈到它的串行输入端，就构成了环形计数器。图4-24

所示为在右移寄存器的基础上构成的三位右移环形计数器。计数器工作前，加一个置初态负脉冲，使触发器初态Q2Q1Q0=000此后，每来一个CP脉冲上升沿，各触发器状态循环右移一位。即Qn+12=Q1，Qn+11=Q0，Qn+10=Q2。

由于来3个CP脉冲，电路状态就循环一周，所以这是一个模3计数器。另外，从该电路的工作时序图（如图4-25所示）可以看出，各触发器的输出信号频率均为CP脉冲频率的1/3，所以这又是一个三分频电路。上一页下一页返回4.2 寄存器和移位器若将移位器的串行反相输出反馈到它的串行输入端，就构成了扭环形计数器。图4-26所示为在右移寄存器的基础上构成的三位右移扭环形计数器。计数器工作前，加一个复位负脉冲，使触发器初态Q2Q1Q0=000，此后，每来一个CP脉冲上升沿，各触发器状态循环右移一位，即Qn+12=Qn1Qn+11=Q0Qn+10=Q2由于来3各CP脉冲，电路状态变为Q2Q1Q0=111，再来3各CP脉冲，电路状态循环一周，变为Q2Q1Q0=000，所以这是一个模6计数器，也即六分频电路。该电路的工作时序图如图4-27所示上一页下一页返回4.2 寄存器和移位器4.2.3 相联存储器相联存储器是按内容查找的存储器，它可按指定内容一次找出其所在位置及其他相关内容，而与所存位置无关。相联存储器是根据某个已知内容在整个存储器各个单元中同时进行查找的，因此属于并行工作模式。它存储二进制信息的电路为D触发器。相联存储器结构图如图4-28所示，输入寄存器、屏蔽寄存器、存储体和输出寄存器的单元长度相等。输入寄存器存放待检索的内容，它与存储体所有单元同时比较，看有否与之相同的单元；若有，匹配信号有效并选择该单元内容送入输出寄存器，否则产生不匹配信号通知CPU，另作其他处理。屏蔽寄存器是用来决定输入寄存器中的哪些内容参与检索比较，哪些内容不参与，参与的相应二进制位为0，不参与的二进制位为1（即屏蔽）。由于相联存储器同时比较，它的每一位二进制信息存取电路是很复杂的，图4-29所示为它的一位电路结构图。上一页下一页返回4.2 寄存器和移位器D触发器用来存储数据，“异或非”门是将触发器内容与外部数据进行比较的匹配电路，比较结果出现在位匹配信号线M（i，j）上，M（i，j）=0表示该位不匹配，M（i，j）=1表示该位匹配。S信号为地址译码信号，表示选择存储体的哪个单元，准备存入新数据，并配合WE写信号同时使用。屏蔽信号MKi

=0表示该位参与比较，M（i，j）的输出值由“异或非”门的值决定；MKi

=1表示该位不参与内容比较，M（i，j）的输出值等于1。Mi

为一个单元所有位都匹配后的单元（字）匹配信号，当Mi=1时，打开这个单元的所有三态门，把匹配数据送入输出寄存器中。M0～Mn中只能有一个Mi=1。一位相联存储器电路组合成相联存储器的阵列结构，如图4-30所示。上一页下一页返回4.2 寄存器和移位器4×4相联存储器的阵列结构如图4-31所示。由于屏蔽寄存器内容为“0011”，屏蔽后两位，只比较高二位，比较结果是第三单元内容符合条件，把第三单元“0111”送入输出寄存器。在比较过程中M2=1，其他为“0”，这样M2

把第三单元的4个三态门打开，送入输出寄存器。相联存储器主要用在高速缓冲存储器和虚拟存储器的地址变换硬件部件里，该部件放在CPU中。此外其在数据库和知识库，语音识别、图像处理元件中也都有应用。上一页下一页返回4.2 寄存器和移位器4.2.4 用JK触发器实现寄存器上节各种寄存器都是用D触发器实现的，用D触发器实现数据寄存功能容易实现，所以大多选用D触发器实现，但用JK触发器也能实现寄存器功能。通过以下公式推导可得：令：

Qn+1=JQ+KQ=D=D(Q+Q)=DQ+DQ=DQ+DQ对比JK触发器次态方程各位可得：J=D，K=D。用JK触发器实现D触发器的电路实现如图4-32所示，另一种实现方法如图4-33所示。上一页下一页返回4.2 寄存器和移位器用JK触发器实现D触发器的电路实现如图4-32所示，另一种实现方法如图4-33所示。上一页返回4.3 同步计数器第一步，画出3位二进制同步加法计数器状态转换图，如图4-34所示，其中斜线下表示计数器输出值，当计满时输出为1，其他情况下输出为0。3位计数器从000计到111为一个循环。每来一次脉冲，计数器加1。第二步，根据状态转换图列出状态表，见表4-13。第三步，根据表4-13

求状态方程，利用卡诺图分别求出Qn+10，Qn+11，Qn+12的化简方程。卡诺图如图4-35所示。下一页返回4.3 同步计数器第四步，选用JK触发器设计，求驱动方程。因为3位二进制同步减法计数器必须采用3个触发器，所以要分别求出3个触发器的驱动方程。JK触发器的状态方程为变换上面的Q0n+1、Q1n+1、Q2n+1的三个状态方程为：上一页下一页返回4.3 同步计数器第五步，根据驱动方程（Ji、Ki）的表达式，画出计数器的逻辑图，如图4-36所示，其中C=Q2·Q1·Q0

为输出值，作为计满标识。上一页下一页返回4.3 同步计数器通过3位二进制同步加法计数器的设计，可以推导出4位二进制同步加法计数器的各驱动方程为：J0=K0=1J1=K1=Q0J2=K2=Q1Q0J3=K3=Q2Q1Q0进一步推导可得出5位二进制同步加法计数的J4=K4=Q3Q2Q1Q0，更多位二进制同步加法计数器依此类推。上一页下一页返回4.3 同步计数器2.二进制同步减法计数器现以3位二进制同步减法计数器为例进行介绍。第一步，列出3位二进制同步减法计数器状态转换图，如图4-37所示，其中斜线下表示输出值，计数器从111减到000为一个循环，每来一次脉冲，计数器减1。第二步，根据状态转换图列出状态表，见表4-14。第三步，根据表4-14求状态方程，利用卡诺图分别求出Qn+1

0、

Qn+11、Qn+1

2的化简方程。卡诺图如图4-38所示。上一页下一页返回4.3 同步计数器第四步，选用JK触发器设计，求驱动方程。因为3位二进制同步减法计数器必须采用3个触发器，所以要分别求出3个触发器的驱动方程。上一页下一页返回4.3 同步计数器第五步，根据驱动方程（Ji、Ki）的表达式，画出计数器的逻辑图，如图4-39所示。其中C=Q1Q0

Q2

为输出值，作为减满标识。4位同步减法计数器的J3=K3=Q1Q0Q2

，5位同步减法计数器的J4=K4=Q1Q0

Q2Q3

，更多位二进制同步减法计数器依此类推。上一页下一页返回4.3 同步计数器3.二进制同步可逆计数器若用U/D表示加减控制信号，当U/D=0时进行加计数，当U/D=1时进行减计数，综合加、减计数器的驱动方程（Ji、Ki）的表达式，可得出具有加/减功能的同步可逆计数器驱动方程：其电路如图4-40所示。上一页下一页返回4.3 同步计数器

4.3.2 计数器集成芯片介绍

图4-41所示为中规模集成的4位二进制同步计数器74LS161的逻辑图。这个电路除了具有二进制加法计数功能外，还具有预置数、保持和异步置零等附加功能。L用来选择电路是执行计数还是执行预置数：当L=1时，执行同步计数；当L=0时，执行预置数。“与非”门4、5与输入A实现4.2.4小节的用JK触发器实现寄存器功能，与L=0一起作预置数。“与非”门6～11的功能与4、5一样。“与门”1、2、3实现计数器功能。表4-15为74LS161功能表，解释如下：上一页下一页返回4.3 同步计数器

当RD

=0时，所有触发器将同时被置零，而且置零操作不受其他输入状态的影响。当RD

=1，L=0时，电路工作在预置数状态，此时若脉冲上升沿到来，A、B、C、D输入到触发器中。当RD

=L=1，而P=0、T=1时，门1～3被封锁，使J1～J4、K1～K4

都为零，触发器处于保持状态不变，RC

状态也保持不变。如果T=0，则P不论为何状态，计数器的状态也将保持不变，但这时进位输出RC

等于0。当RD

=L=P=T=1时，电路工作在计数状态，电路从4个触发器的现有值开始加1计数，直到1111状态，返回0000状态，RC在1111时输出1，然后变到0（只要不是1111）。74LS161的芯片引脚图如图4-42

所示。上一页下一页返回4.3 同步计数器

4.3.3 N进制计数器1.小于单芯片计数量的N进制计数器从降低成本的角度考虑，集成电路的定型产品必须有足够大的批量。因此，目前常见的计数器芯片在计数进制上只做成应用较广的几种类型，如十进制、十六进制等。在需要其他任意一种进制的计数器时，只能用已有的计数器产品经过外电路的不同连接方式得到。本节讨论以十六进制芯片（如74LS161）为基础的小于16的N进制计数器。例4-1用十六进制同步计数器74LS161接成十三进制同步计数器。解

芯片74LS161兼有异步置零（RD）和预置数（L）功能，所以可采用置零法和置数法对计数器回零。当计数器计到13时，计数器回零，从零再次开始计数，这样就需要一个外接电路实现回零动作。图4-43（a）所示电路采用的是置零法，图4-43（b）所示电路采用的是置数法。上一页下一页返回4.3 同步计数器

置零功能随着计数器被置零而立即消失，所以置零信号持续时间极短，如果触发器的复位速度有快有慢，则可能动作慢的触发器还未来得及复位，置零信号已经消失，从而导致电路误动作。因此，采用这种连接法的电路可靠性不高，通常把置零信号再接一个RS触发器就能解决。2.大于单芯片计数量的N进制计数器（计数器扩展法）当要求N进制计数器的N大于16时，就需要用多片74LS161进行级联扩展，得到相应的N进制计数器。例4-2 用两片74LS161计数器接成256进制计数器。解

图4-44所示电路为256进制计数器。第一片的进位输出RC

作为第二片的P和T输入，每当第一片计成1111时RC

变为1，下个CP信号到达时第二片为计数工作状态，第二片加1，而第一片回零为0000，此时第一片的RC

变为0，使第二片处于保持状态；第一片每从0000～1111循环1次，第二片加1，直到两片都为1111，计满256次。第一片的P和T恒接1，始终处于计数状态，每来一次脉冲即进行加1操作。上一页返回图4-1基本RS触发器返回表4-1基本RS触发器的真值表返回图4-2基本RS触发器的逻辑符号返回图4-3钟控RS触发器返回表4-2钟控RS触发器的真值表返回图4-4钟