eda实验考试题及答案

eda实验考试题及答案一、填空题（每空2分，共20分）1.硬件描述语言（HDL）中，Verilog的两种主要抽象层次是________和________。2.FPGA设计流程中，将HDL代码转换为门级网表的步骤称为________；验证设计功能正确性但不涉及时序的仿真称为________。3.Verilog中，用“always@()”声明的块通常用于描述________逻辑；若要避免锁存器生成，需确保该块内所有输出信号在________条件下被赋值。4.同步复位的触发器在________沿触发时检测复位信号；异步复位的触发器在复位信号________时立即动作。5.时序约束文件中，设置时钟频率为50MHz的约束语句通常写作________；限制两个寄存器之间最大延迟的约束是________。二、简答题（每题8分，共40分）1.说明Verilog中阻塞赋值（=）与非阻塞赋值（<=）的主要区别及适用场景。2.解释“建立时间（SetupTime）”和“保持时间（HoldTime）”的定义，并说明违反这两个时序要求会导致的后果。3.比较同步复位与异步复位的优缺点，实际设计中如何选择？4.状态机设计中，“摩尔（Moore）型”和“米利（Mealy）型”状态机的输出依赖有何不同？各举一个适用场景。5.FPGA设计中为何需要“时钟域同步（ClockDomainCrossing,CDC）”？常用的同步方法有哪些？三、设计题（共40分）题目1：带使能和同步复位的模100计数器（15分）要求：设计一个8位二进制计数器，具备以下功能：同步复位：复位信号有效时，计数器输出清零（复位信号高电平有效）；使能控制：使能信号有效时（高电平），计数器每个时钟上升沿加1；模100计数：计数到99（0x63）时，下一时钟沿回到0，并输出一个脉冲信号（cout，高电平持续1个周期）。（1）编写Verilog模块代码（包含端口定义：clk,rst_n,en,count,cout）；（2）画出功能仿真波形（标注关键信号：clk、rst_n、en、count、cout的时序关系）。题目2：交通灯状态机设计（15分）某十字路口交通灯需满足以下规则：东西方向（EW）和南北方向（NS）各有红、黄、绿三种灯；初始状态：EW绿灯、NS红灯，持续30秒；转换顺序：EW绿灯→EW黄灯（3秒）→NS绿灯（30秒）→NS黄灯（3秒）→回到EW绿灯，循环；黄灯亮时，对应方向的红灯不亮，另一方向红灯始终亮。（1）定义状态编码（至少两种编码方式，说明优缺点）；（2）编写状态机Verilog代码（包含端口：clk_1s（1Hz时钟）、rst_n、ew_light（3位，从高到低：红、黄、绿）、ns_light（3位））；（3）说明如何通过时序约束确保状态机稳定运行。题目3：8位无符号乘法器设计（10分）要求：采用Verilog实现8位无符号乘法器（输入a[7:0]、b[7:0]，输出c[15:0]），分别用以下两种方法实现：（1）行为级描述（利用乘法运算符）；（2）结构级描述（基于加法和移位，模拟墙式乘法器原理）。四、分析题（共20分）题目1：代码错误排查（10分）以下Verilog代码存在多处错误，请指出所有错误并说明原因。```verilogmoduleerror_detect(inputclk,inputrst_n,inputen,outputreg[3:0]count);always@(posedgeclkornegedgerst_n)beginif(!rst_n)//异步复位count<=4'd0;elseif(en)count=count+1;//阻塞赋值endalways@()beginif(count==4'd15)en=0;//组合逻辑中修改输入信号enelseen=1;endendmodule```题目2：仿真波形分析（10分）图1为某计数器的仿真波形（时钟周期10ns），其中rst_n为低电平复位，en为使能信号，count为4位计数器输出。根据波形回答：（1）复位释放后，计数器是否立即开始计数？为什么？（2）t1时刻（25ns）en信号由0变1，此时count的值是多少？是否会立即变化？（3）t2时刻（55ns）count=4'd15，下一时钟沿（60ns）count的值是多少？说明原因。答案一、填空题1.行为级、结构级（或门级、开关级，需对应）2.综合、功能仿真（或前仿真）3.组合、所有可能4.时钟上升、有效（或跳变）5.create_clockperiod20[get_portsclk]、set_max_delay二、简答题1.区别：阻塞赋值（=）在当前时间步立即完成赋值，后续语句使用更新后的值；非阻塞赋值（<=）在当前时间步结束时统一更新，后续语句使用原值。场景：组合逻辑用阻塞赋值（避免竞争冒险）；时序逻辑（如寄存器更新）用非阻塞赋值（确保同步）。2.建立时间：时钟上升沿到来前，数据必须保持稳定的最小时间；保持时间：时钟上升沿到来后，数据必须保持稳定的最小时间。后果：建立时间不满足可能导致寄存器采样错误（亚稳态）；保持时间不满足可能导致数据未正确锁存（输出不确定）。3.同步复位：复位仅在时钟沿生效，利于时序收敛（与时钟同步），但复位信号需足够宽（覆盖时钟周期）；异步复位：复位立即生效（无需等待时钟沿），但可能引入异步时序问题（如亚稳态）。选择：关键路径时序紧张时选同步复位；需要快速响应复位的场景（如安全电路）选异步复位（需加同步器）。4.摩尔型：输出仅依赖当前状态；米利型：输出依赖当前状态和输入。场景：摩尔型（输出稳定，如状态指示灯）；米利型（输出随输入快速变化，如按键检测）。5.原因：不同时钟域的信号直接交互可能导致亚稳态（信号跨时钟域时，接收端无法正确采样）。方法：双触发器同步（慢到快）、脉冲同步器（快到慢）、异步FIFO（跨频域数据传输）。三、设计题题目1答案（1）Verilog代码：```verilogmodulemod100_counter(inputclk,//时钟，上升沿有效inputrst_n,//同步复位，低有效inputen,//使能，高有效outputreg[7:0]count,//8位计数器输出outputregcout//模100溢出脉冲);always@(posedgeclk)beginif(!rst_n)begin//同步复位count<=8'd0;cout<=1'b0;endelseif(en)beginif(count==8'd99)begin//计数到99时归零count<=8'd0;cout<=1'b1;//输出1周期高脉冲endelsebegincount<=count+1'b1;cout<=1'b0;endendelsebegin//使能无效时保持count<=count;cout<=1'b0;endendendmodule```（2）仿真波形要点：clk周期固定（如10ns）；rst_n低电平期间count=0，cout=0；rst_n拉高后，en=1时count每个clk上升沿加1；count=99时，下一时钟沿count=0，cout=1（仅1个clk周期）；en=0时count保持不变，cout=0。题目2答案（1）状态编码方式：二进制编码（如4状态用2位：00,01,10,11）：节省资源，但状态跳转时可能产生毛刺；独热编码（4状态用4位，仅1位为1）：速度快（无需译码），但占用更多触发器。（2）Verilog代码（独热编码示例）：```verilogmoduletraffic_light(inputclk_1s,//1Hz时钟（周期1秒）inputrst_n,//低电平复位outputreg[2:0]ew_light,//红、黄、绿（3'b100=红，3'b010=黄，3'b001=绿）outputreg[2:0]ns_light);//状态定义（独热编码）localparamEW_GREEN=4'b0001;//EW绿灯，NS红灯（30秒）localparamEW_YELLOW=4'b0010;//EW黄灯，NS红灯（3秒）localparamNS_GREEN=4'b0100;//NS绿灯，EW红灯（30秒）localparamNS_YELLOW=4'b1000;//NS黄灯，EW红灯（3秒）reg[3:0]current_state,next_state;reg[4:0]cnt;//计数0~30（最大30秒）//状态转移逻辑（组合逻辑）always@()begincase(current_state)EW_GREEN:beginif(cnt==5'd29)//30秒（0~29计数30次）next_state=EW_YELLOW;elsenext_state=EW_GREEN;endEW_YELLOW:beginif(cnt==5'd2)//3秒（0~2计数3次）next_state=NS_GREEN;elsenext_state=EW_YELLOW;endNS_GREEN:beginif(cnt==5'd29)next_state=NS_YELLOW;elsenext_state=NS_GREEN;endNS_YELLOW:beginif(cnt==5'd2)next_state=EW_GREEN;elsenext_state=NS_YELLOW;enddefault:next_state=EW_GREEN;endcaseend//状态寄存器（时序逻辑）always@(posedgeclk_1sornegedgerst_n)beginif(!rst_n)begincurrent_state<=EW_GREEN;cnt<=5'd0;endelsebegincurrent_state<=next_state;if(current_state!=next_state)//状态切换时重置计数器cnt<=5'd0;elsecnt<=cnt+1'b1;endend//输出逻辑（摩尔型，仅依赖当前状态）always@()begincase(current_state)EW_GREEN:beginew_light=3'b001;//绿ns_light=3'b100;//红endEW_YELLOW:beginew_light=3'b010;//黄ns_light=3'b100;//红endNS_GREEN:beginew_light=3'b100;//红ns_light=3'b001;//绿endNS_YELLOW:beginew_light=3'b100;//红ns_light=3'b010;//黄enddefault:beginew_light=3'b100;ns_light=3'b100;endendcaseendendmodule```（3）时序约束：为clk_1s设置时钟频率（1Hz，周期1000ms）；约束状态寄存器到组合逻辑的最大延迟（确保状态转移在1秒内完成）；对计数器cnt的位宽进行跨时钟域约束（若cnt用于其他时钟域）。题目3答案（1）行为级描述：```verilogmodulemultiplier_8bit_behavior(input[7:0]a,input[7:0]b,outputreg[15:0]c);always@()beginc=ab;//综合工具自动优化为乘法器IPendendmodule```（2）结构级描述（墙式乘法器）：```verilogmodulemultiplier_8bit_structure(input[7:0]a,input[7:0]b,output[15:0]c);wire[7:0]partial_product[7:0];//8个部分积wire[15:0]sum[7:0];//中间和//生成部分积（ab[i]<<i）genvari;generatefor(i=0;i<8;i=i+1)begin:gen_ppassignpartial_product[i]=b[i]?(a<<i):8'd0;endendgenerate//逐级相加（简化级联加法器）assignsum[0]={8'd0,partial_product[0]};assignsum[1]=sum[0]+{7'd0,partial_product[1],1'd0};assignsum[2]=sum[1]+{6'd0,partial_product[2],2'd0};assignsum[3]=sum[2]+{5'd0,partial_product[3],3'd0};assignsum[4]=sum[3]+{4'd0,partial_product[4],4'd0};assignsum[5]=sum[4]+{3'd0,partial_product[5],5'd0};assignsum[6]=sum[5]+{2'd0,