2025年集成电路设计与集成系统(芯片架构与工艺)试卷及答案

2025年集成电路设计与集成系统(芯片架构与工艺)试卷及答案一、单项选择题（每题2分，共20分）1.在7nmFinFET工艺中，为了抑制短沟道效应，栅极结构最核心改进是A.引入高κ栅介质B.采用三维环栅结构C.降低源漏掺杂浓度D.增加沟道应变答案：B解析：FinFET通过三维环栅（WraparoundGate）显著增强栅极对沟道的静电控制，抑制短沟道效应；高κ介质（A）虽重要，但非“最核心”改进。2.下列哪一项不是Chiplet架构带来的直接收益A.降低一次性掩膜成本B.提高单片良率C.减少跨芯粒延迟D.支持异构工艺复用答案：C解析：Chiplet引入芯粒间互连，跨芯粒延迟反而上升，需通过先进封装补偿；A、B、D均为直接收益。3.在SRAM单元中，ReadSNM（静态噪声容限）最敏感的版图参数是A.下拉管沟道宽度B.传输门栅长C.上拉管沟道长度D.单元高宽比答案：B解析：传输门栅长增大→传输管驱动能力下降→读干扰加剧，ReadSNM退化最显著。4.3DNAND中，用于实现“虚拟串”以隔离存储串漏电的工艺模块是A.深槽隔离（DTI）B.栅极替换（GateReplacement）C.通道孔牺牲层刻蚀D.虚拟沟道孔（DummyChannelHole）答案：D解析：虚拟沟道孔不填充多晶硅，形成绝缘柱，阻断相邻串之间的亚阈值漏电路径。5.在28nm以下工艺中，金属层间介质（IMD）普遍采用SiOC（κ≈2.9）而非SiO₂（κ≈4.2），主要目的是A.提高击穿场强B.降低RC延迟C.增强热导率D.抑制电迁移答案：B解析：介电常数降低→电容C下降→RC乘积下降，对高速互连至关重要。6.关于DUV与EUV光刻对比，下列说法正确的是A.EUV单光子能量低于ArF激光B.EUV需使用CaF₂投影透镜C.EUV可避免多重图形，降低套刻误差D.EUV的焦深（DoF）显著大于DUV答案：C解析：EUV波长13.5nm，单次曝光即可实现7nm节点，减少多重图形；A错（EUV光子能量92eV远高于ArF6.4eV）；B错（EUV用反射镜）；D错（波长缩短→DoF减小）。7.在先进封装中，TSV（硅通孔）先通孔（Viafirst）工艺相对后通孔（Vialast）的主要优势是A.与CMOS工艺热预算兼容B.可保持晶圆正面完整性C.降低Cu扩散污染风险D.允许更高深宽比答案：A解析：Viafirst在CMOS前段完成，高温退火不影响已形成的器件；Vialast需避开铝焊盘，深宽比受限。8.下列哪项技术最能有效抑制FinFET的自热效应（SHE）A.降低Fin高度B.引入应变SiGe沟道C.采用SOI衬底D.在Fin侧壁沉积高导热SiN答案：D解析：高导热SiN（κ≈30W/m·K）作为钝化层，可快速横向散热；A降低驱动电流；C在FinFET中已用Bulk，SOI不兼容高功率。9.在112GbpsSerDes中，PAM4相比NRZ的眼图水平张开度（UI）A.增加100%B.减少50%C.不变D.减少25%答案：B解析：PAM4每符号携带2bit，相同波特率下UI减半，水平张开度缩小50%，对抖动更敏感。10.关于RISCV指令集，下列实现方案中，最能体现“微架构无关”设计理念的是A.将MUL指令映射为单周期组合乘法器B.在特权规范中定义物理内存保护（PMP）C.采用宏融合将AUIPC+JALR优化为跳转D.在RoCC接口扩展自定义指令答案：B解析：PMP属于特权规范，与微架构无关；A、C、D均涉及具体实现细节。二、多项选择题（每题3分，共15分，多选少选均不得分）11.下列哪些措施可同时降低动态功耗与静态功耗A.电源门控（PowerGating）B.自适应电压调节（AVS）C.高阈值单元替换D.时钟门控（ClockGating）答案：B、C解析：AVS降低VDD→动态功耗∝VDD²，同时亚阈值漏电下降；高阈值降低泄漏；A仅降静态；D仅降动态。12.在3nmGAA（Nanosheet）晶体管中，影响阈值电压（Vt）的版图参数包括A.Sheet宽度B.栅极金属功函数C.源漏外延facets晶面取向D.沟道应力记忆长度（SMT）答案：A、B、D解析：Sheet宽度改变量子限制→Vt漂移；功函数直接设Vt；SMT引入应力→能带结构变化；C晶面取向由外延工艺固定，版图不直接控制。13.关于D2D（DietoDie）接口，下列哪些技术可实现<0.5pJ/bit能耗A.基于全摆幅CMOS的DDR型并行接口B.低电压差分电流模式逻辑（LVDSCML）C.无终端近场电容耦合（ACcoupled）D.基于TSV的面对面垂直互连答案：C、D解析：电容耦合与TSV垂直互连均无需大电流驱动，能耗<0.3pJ/bit；A、B需终端匹配，能耗>1pJ/bit。14.在FinFET版图设计中，下列哪些做法会触发DFM违规A.单Fin器件采用“L形”栅极以节省面积B.在OD2规则区域放置扩散断裂（DiffusionBreak）C.共用源漏区Fin数量大于10D.栅极与Poly方向呈45°角答案：A、D解析：L形栅极导致光刻邻近效应；45°Poly无法使用1D栅规则，均触发DFM；B、C为规则允许。15.下列哪些失效机理与Cu互连的低κ介质密切相关A.时间相关介电击穿（TDDB）B.应力迁移（SM）C.电迁移（EM）D.偏压温度不稳定性（BTI）答案：A、B解析：低κ多孔→TDDB寿命下降；Cu与低κ热膨胀系数失配→SM空洞；EM主要与Cu/阻挡层界面；BTI为器件级。三、判断改错题（每题2分，共10分，先判对错，若错需给出正确表述）16.在EUV光刻中，采用六面反射镜（6Mirror）的投影系统比四面系统具有更大的曝光视场（FieldSize）。答案：错正确表述：六面反射镜因多次反射导致能量损失与系统复杂度增加，通常视场更小；四面系统视场更大。17.对于同一逻辑功能，采用传输门逻辑（TG）相比静态CMOS逻辑，在0.5V近阈值区具有更小的传播延迟。答案：错正确表述：近阈值区驱动电流呈指数下降，TG需双向通过NMOS+PMOS，串联电阻更大，延迟反而大于静态CMOS。18.在3DIC中，采用微凸块（μbump）间距为20μm的面对面堆叠，其互连密度高于同节距TSV中介层方案。答案：对解析：面对面无需TSV占用面积，仅μbump密度决定，理论密度更高。19.对于7nm节点，栅极接触（GateContactOverActive,COAG）技术可节省标准单元高度约10%。答案：对解析：COAG移除栅极引出到Poly的横向间距，单元高度从9T降至8T，节省约11%。20.在SRAM中，采用8T单元相比6T，可消除半选择（Halfselect）干扰，但读静态噪声容限（SNM）不变。答案：错正确表述：8T独立读端口，读SNM与HoldSNM相同，不再受传输门干扰，读SNM显著提高。四、简答题（每题8分，共24分）21.简述FinFET工艺中“FinPatterning”采用SAQP（SelfAlignedQuadruplePatterning）的流程，并指出关键尺寸控制难点。答案：流程：1)芯轴（Mandrel）沉积SiN，光刻定义80nm节距；2)侧墙沉积共形SiO₂，刻蚀形成第一次侧墙（40nm）；3)去除芯轴，以侧墙为硬掩模，刻蚀SiO₂二次侧墙（20nm）；4)以二次侧墙为掩模，刻蚀硅Fin，最终节距20nm。难点：a)侧墙厚度均匀性（<1nm3σ）直接决定Fin宽度；b)芯轴粗糙度（LER）经两次转移放大，导致Fin边缘粗糙度>1.2nm即显著影响Vt；c)二次侧墙对准误差造成Fin弯曲（FinBending），需优化刻蚀选择比>30:1。22.对比数字APR流程中“MultiSourceClockTreeSynthesis（MSCTS）”与传统单源时钟树的差异，并给出功耗时序权衡公式。答案：差异：1)MSCTS允许时钟源从多个物理点（时钟门控单元或局部根缓冲器）同时驱动，形成“森林”结构；2)插入延迟降低30%，时钟功耗减少15%–25%；3)需解决跨源时钟偏差（IntersourceSkew），引入GlobalSkewBudget≤30ps。权衡公式：P_total=P_dynamic+P_short_circuitP_dynamic=α·C·V²·f·(1+β·N_root)其中β为根节点数惩罚因子（0.02/root），N_root增加→C增大，但α（翻转率）下降；最优N_root满足dP_total/dN_root=0，解得N_opt≈√(α₀/0.02β)，α₀为单根翻转率。23.解释“热载流子注入（HCI）”在Nanosheet晶体管中的退化机制，并给出寿命模型。答案：机制：沟道电子在漏端高场获得动能>3.2eV，撞击SiH键，界面态N_it生成；Nanosheet角落电场集中，损伤增强1.8×。寿命模型：t_bd=A·(I_sub)^(n)·exp(E_a/kT)其中I_sub=K·(VdsVd_sat)·exp(B/Vd_sat)，n=2.3，E_a=0.13eV；Nanosheet因量子限制，Vd_sat升高，I_sub下降，寿命较FinFET延长1.5×。五、计算与综合题（共31分）24.（10分）某6TSRAM采用22nmFinFET，Fin高度H_fin=30nm，等效氧化层厚度EOT=0.9nm。已知电子迁移率μ_n=1100cm²/V·s，电源电压VDD=0.8V。1)计算单Fin下拉管（n=1）的驱动电流I_on；2)若要求读SNM≥90mV，传输门与下拉管宽度比β_ratio需满足何值？（给定ReadSNM≈VDD·(11/√(1+β_ratio))）答案：1)C_ox=ε_ox/EOT=3.45×10⁻¹⁰F/mW_eff=2H_fin+T_fin≈2×30+8=68nmI_on=μ_n·C_ox·(W_eff/L)·(VDDVt)²/2取L=22nm，Vt=0.35VI_on=1100×10⁻⁴×3.45×10⁻¹⁰×(68×10⁻⁹/22×10⁻⁹)×(0.45)²/2≈52μA/Fin2)90mV=0.8·(11/√(1+β))解得√(1+β)=0.8/(0.80.09)≈1.126β≈0.26825.（10分）某Chiplet系统采用2.5DCoWoS封装，中介层线宽0.4μm，介厚1.2μm，κ=3.2。1)计算单端微带线单位长度电容c与特征阻抗Z₀；2)若芯粒间链路采用DDR4Gb/s，允许反射系数|Γ|≤5%，求最大走线长度L_max；答案：1)c=ε₀ε_r·(w/h+0.77)/√(1+1.2t/w)=8.85×10⁻¹²×3.2×(0.4/1.2+0.77)/√(1+1.2×0.4/0.4)≈1.02pF/mmZ₀≈60/√ε_r·ln(8h/w+w/4h)≈52Ω2)反射系数|Γ|=|(Z_LZ₀)/(Z_L+Z₀)|≤0.05设终端匹配Z_L=50Ω，则允许走线电感引入偏差ΔZ=2.6Ω微带线ΔZ≈Z₀·(βl)²/2，β=ω√(LC)解得l_max≈2.6/(Z₀·ω²LC/2)=2.6/(52×(2π×2×10⁹)²×1.02×10⁻¹²×52×10⁻¹²)≈4.8mm26.（11分）设计一个8bit分段式电流舵DAC，高4位采用15个单位源，低4位采用二进制权重，单位电流I_unit=50μA，负载电阻R_L=50Ω。1)给出满量程输出电压V_fs；2)若单位电流源失配σ_I=0.5%，求DNL与INL的3σ值；3)采用何种校准技术可将INL降至<0.1LSB？简述原理。答案：1)V_fs=(2⁸1)·I_unit·R_L=255×50μA×50Ω=0.6375V2)