CMOS数字集成电路原理与分析 课件 第1-5章 集成电路概论 -CMOS反相器

CMOS数字集成电路原理与分析第一章集成电路概论第一章

集成电路概述？？？？1半导体集成电路的基本概念数字集成电路基础数字集成电路的发展与应用国内相关产业现状5课程学习内容2集成电路的分类4361.1半导体集成电路的基本概念第一章

集成电路概述010204集成电路从哪里来集成电路的贡献02要点内容集成电路的定义要点内容01相关基本概念要点内容0503要点内容集成电路关键知识点要点内容1.1半导体集成电路的基本概念第一章

集成电路概述集成电路的定义ABCYesorNoYesorNoYesorNo判断依据是什么？1.1半导体集成电路的基本概念第一章

集成电路概述集成电路的定义将电子元器件按照一定的要求连接起来,完成一定的功能将所有元器件和连线做在同一个基板上,组成系统电路集成1.1半导体集成电路的基本概念第一章

集成电路概述集成电路的定义

IntegratedCircuit，缩写IC通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路互连，“集成”在同一块半导体单晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能裸片引线封装系统1.1半导体集成电路的基本概念第一章

集成电路概述集成电路的贡献分立元器件构成的电路系统构成电路的基本元器件是分立元件单器件物理尺寸大（毫米级）元器件之间的连接方式是锡点焊接同一系统中器件参数误差不同器件匹配性差虚焊、焊点空洞焊点物理尺寸减小有限（毫米级）体积大、集成度低、可靠性低、功耗高、成本高电子设备的微型化发展受限第一章

集成电路概述集成电路的贡献在同一块半导体材料上，采用相同的制备工艺，制做电路中所有晶体管、电阻、电容等器件，通过通孔和金属布线实现器件连接，再经过封装将信号引出。半导体集成电路器件尺度不断缩小（微、纳米级）同一系统中器件制备工艺相同匹配性好通孔（微、纳米级）多层连线（3-20余层）体积小、集成度高、可靠性高、功耗低、成本低复杂系统的单片集成成为可能1.1半导体集成电路的基本概念第一章

集成电路概述集成电路的贡献交通运输家用电器航空航天舰艇火箭IC无处不在，彻底渗入并改变了人类生活方式现代信息技术发展的基石持续革新不断拓展着人类的技术边界1.1半导体集成电路的基本概念第一章

集成电路概述集成电路从哪儿来1.1半导体集成电路的基本概念第一章

集成电路概述集成电路从哪儿来1.1半导体集成电路的基本概念第一章

集成电路概述集成电路从哪儿来从沙子到CPU1.1半导体集成电路的基本概念

构成电路的所有元器件是在同一块半导体材料上制作的何种材料能够实现不同的器件？采用什么器件结构？器件结构在材料上如何实现？实现什么功能？用何种电路？如何将电路转化到半导体材料上？如何保证电路功能的正确性？如何验证芯片功能？材料器件工艺算法电路设计仿真测试集成集成电路关键知识点第一章

集成电路概述1.1半导体集成电路的基本概念集成电路关键知识点第一章

集成电路概述集成电路技术关联集成电路半导体材料结构特性半导体材料化学特性半导体器件结构在同一个半导体材料上制作各种器件半导体器件制作工艺半导体器件隔离技术互连技术封装技术数学、物理算法电路系统概念电路设计技术电路测试与可靠性将各种器件互连构成系统，执行相关运算半导体集成电路半导体半导体材料物理特性1.1半导体集成电路的基本概念相关基本概念第一章

集成电路概述1．芯片形状尺寸

形状：一般为正方形或矩形diesize:

几平方毫米到几百平方毫米。封装后芯片（die）1.1半导体集成电路的基本概念相关基本概念第一章

集成电路概述2．晶圆尺寸4英寸、6英寸、8英寸、12英寸晶圆尺寸(WaferSize)12英寸产线相比传统的8英寸产线，单晶圆有效芯片产出量提升了2.5倍，单位晶体管成本下降40%晶圆尺寸增大芯片产能提升+固定成本分摊单芯片成本降低支撑先进制程商业化+适配大规模量产推动芯片性能迭代与应用普及1.1半导体集成电路的基本概念相关基本概念第一章

集成电路概述3．特征尺寸

集成电路器件中最细线条的宽度，对MOS器件常指栅极所决定的沟道几何长度，是一条工艺线中能加工的最小尺寸。

反映了集成电路版图图形的精细程度，特征尺寸的减少主要取决于光刻技术的改进（光刻最小特征尺寸与曝光所用波长)。特征尺寸的微缩遵循摩尔定律，其驱动着晶体管密度指数增长（从28nm到5nm工艺，密度提升了10倍），工作电压降至0.7V以下，动态功耗下降两个数量级；寄生电容的减少使开关速度提升了3倍以上。当前的主流工艺节点已进入5nm时代，台积电3nm工艺采用GAAFET晶体管结构。1.1半导体集成电路的基本概念相关基本概念第一章

集成电路概述4．集成度集成度是表征芯片功能复杂度的关键指标，以晶体管数量为量化标准。工艺晶体管数量2017年2021年2022年2023年2025年AMDMI300x英伟达H100GPU联发科天玑9000高通骁龙835三星10nmFinFET台积电4nmN4台积电4nmN4

AMD5nm工艺30亿个153亿个800亿个1530亿个BlackwellB200GPU台积电4nmN4P2080亿个时间1.1半导体集成电路的基本概念相关基本概念第一章

集成电路概述5．工作频率半导体集成电路的工作频率反映了晶体管开关速率的动态性能指标，直接决定了芯片的运算速度。提升工作频率可显著增强系统的实时处理能力，如英特尔14代酷睿处理器的6.2GHz高频运算使指令周期缩短至160ps，单位时间处理指令数提升4个数量级，这直接提高了计算密集型任务的实时处理能力。CPU型号发布时间工艺工作频率功耗酷睿i7-6700K2015年14nm基频4G睿频4.2GHz91W酷睿i7-7700K2017年14nm基频4.2G睿频4.5GHz91W

酷睿i7-1165G72020年10nm基频2.8G睿频4.7GHz28W

酷睿i5–12600K2022年10nm基频2.8G睿频4.9GHz65W酷睿Ultra7265F2024年3nm基频2.4G睿频5.2GHz65W酷睿i9-14900KS2024年10nm基频3.6G睿频6.2GHz150W1.1半导体集成电路的基本概念第一章

集成电路概述1.2集成电路的分类第一章

集成电路概述1.按电路处理信号的方式分类2.按器件的类型或实现工艺分类3.按电路规模分类4.按结构形式和实现方法分类5.按电路用途分类6.按设计方法分类模拟数字超大规模专用双极MOS全定制第一章

集成电路概述1.2集成电路的分类第一章

集成电路概述1．按电路处理信号的方式分类

输入与输出量均为二进制的数字，不是高电平，既是低电平，在数字电路中表现为“0”，“1”。数字集成电路01模拟集成电路输入与输出量为连续变化的模拟量数模混合集成电路第一章

集成电路概述1.2集成电路的分类第一章

集成电路概述2．按器件的类型或实现工艺分类

参与导电的载流子既有空穴又有电子，称为双级型BJT型BipolarJunctionTransistorn+npBECpn+n电子空穴参与导电的载流子只有空穴或电子，称为单级型MOS型MOSTransistorpn+n+SGDnp+SGp+D电子空穴Bi-CMOS第一章

集成电路概述1.2集成电路的分类第一章

集成电路概述3．按电路规模分类

小规模集成电路(SmallScaleIC，SSI)中规模集成电路(MediumScaleIC，MSI)大规模集成电路(LargeScaleIC，LSI)超大规模集成电路(VeryLargeScaleIC，VLSI)特大规模集成电路(UltraLargeScaleIC，ULSI)巨大规模集成电路(GiganticScaleIC，GSI）第一章

集成电路概述1.2集成电路的分类第一章

集成电路概述

划分集成电路规模的标准类别数字集成电路（等效门数）模拟集成电路（晶体管数目）MOS集成电路双极型集成电路发展阶段SSI<1021001966年以前＜30MSI102～103100～5001966—1969年30～100LSI103～105500～20001970—1977年100～300VLSI106～107>20001978—1987年>300ULSI107～109—1988—1993年—GSI＞109—1994年以后—第一章

集成电路概述1.2集成电路的分类第一章

集成电路概述4．结构形式和实现方法分类

混合集成电路由半导体集成电路，膜集成电路和分离元件中至少两种构成的集成电路半导体集成电路半导体单晶为基片，将构成电路的各元器件制作于同一基片上，布线连接构成的集成电路薄膜集成电路由金属和金属合金薄膜以及半导体薄膜制成元器件，布线连接构成的集成电路第一章

集成电路概述1.2集成电路的分类第一章

集成电路概述5．按电路用途分类

通用集成电路市场上能买到的具有通用功能的集成电路专用集成电路针对某一电路系统的要求而专门设计制造的;具有特定电路功能,通常市场上买不到的ASIC例如：通信卫星芯片图像处理芯片微处理器间的接口芯片ASIC(ApplicationSpecificIntegratedCircuits)GPIC(General-PurposeIntegratedCircuit)例如：74系列4000Memory芯片CPU芯片等GPIC第一章

集成电路概述1.2集成电路的分类第一章

集成电路概述6．按设计方法分类

全定制（FullCustom）IC:硅片没有经过加工，其各掩膜层都要按特定电路的要求进行专门设计半定制（Semi-Custom）IC:全部逻辑单元是预先设计好的,可以从单元库中调用所需单元来掩膜图形（标准单元方法和门阵列），可使用相应的EDA软件，自动布局布线。可编程（Programmable）IC:全部逻辑单元都已预先制成,不需要任何掩膜,利用开发工具对器件进行编程,以实现特定的逻辑功能.分为可编程逻辑器件和现场可编程逻辑器件如果A代表全定制设计，B代表半定制设计，C代表可编程设计请回答：1、三种设计方法中，哪一个设计出来的芯片性能最好？2、三种设计方法中，哪一种方法设计周期最短？3、三种设计方法中，哪一种方法设计方法能够兼顾成本和性能？第一章

集成电路概述1.3数字集成电路基础第一章

集成电路概述

1.3.1基于开关的基本数字逻辑门电路如何实现？假设：开关闭合为状态”1”，断开”0”，灯亮为”1”，灯灭为”0”当两个开关串联时，只有两个开关同时闭合，灯才会亮。开关状态为“00，01，10”时，灯的状态为“0”，开关状态为“11”时，灯的状态为“1”两个开关串联，可以实现与运算当两个开关并联时，只要两个开关有一个闭合，灯就会亮。开关状态为“01，10，11”时，灯的状态为“1”，开关状态为“00”时，灯的状态为“0”两个开关并联，可以实现或运算假设：开关闭合为状态”0”，断开”1”，灯亮为”1”，灯灭为”0”当开关闭合时，灯亮。开关关断时，灯灭。也就是开关状态为“0”，灯的状态为“1”，开关状态为“0”，灯的状态为“1”。用一个开关可以实现反相运算一个闭合状态为“0”的开关可以实现反相运算；两个闭合状态为“1”的开关通过不同连接方式可以实现与和或运算。可以推断，利用更多的开关组合，就可以实现更加复杂的逻辑运算。第一章

集成电路概述1.3数字集成电路基础第一章

集成电路概述

1.3.1基于开关的基本数字逻辑门一个闭合状态为“0”的开关可以实现反相运算；两个闭合状态为“1”的开关通过串联和并联两种连接方式可以实现与和或运算。可以推断，利用更多的开关组合，就可以实现更加复杂的逻辑运算。数字集成电路的本质，就是以可以用高低电平控制的开关为基本，通过开关组合实现以布尔代数为基本的逻辑运算。“1”“0”“0”“1”nMOS晶体管pMOS晶体管第一章

集成电路概述1.3数字集成电路基础第一章

集成电路概述1.3.2数字集成电路的功能第一章

集成电路概述1.4数字集成电路的发展与应用第一章

集成电路概述1.4.1数字集成电路的发展ENIAC-Thefirstelectroniccomputer

(1946)美国宾夕法尼亚大学尺寸：30.48米，宽6米，高2.4米，占地面积约170平方米；重量：30英吨耗电：耗电量150千瓦造价：48万美元。速度：每秒5000次加法或400次乘法包含17,468个真空管（电子管）7,200个晶体二极管，1,500

个中转，70,000个电阻器，10,000个电容器，1500个继电器，6000多个开关平均无故障运行时间：7min这样的计算机能够进入办公室、车间、连队和家庭？当时有的科学家认为全世界只要4台ENIAC世界普及第一章

集成电路概述1.4数字集成电路的发展与应用第一章

集成电路概述1.4.1数字集成电路的发展电子存储器第一章

集成电路概述1.4数字集成电路的发展与应用第一章

集成电路概述1.4.1数字集成电路的发展贝尔实验室获得1956年Nobel物理奖第一个晶体管

（1947年12月23日）肖克莱（1910—1989）巴丁(1908—1991)布拉顿(1902—1987)NPNGe晶体管现代电子工业的基础第一章

集成电路概述1.4数字集成电路的发展与应用第一章

集成电路概述1.4.1数字集成电路的发展TI公司获得2000年Nobel物理奖第一个集成电路

1958年9月杰克·基尔比（1923-2005）第一章

集成电路概述1.4数字集成电路的发展与应用第一章

集成电路概述1.4.1数字集成电路的发展平面集成电路的发明罗伯特·诺伊斯在单片硅上成功研制了第一个基于掩膜照相技术的平面工艺集成电路。USPatent：2,981,877（1959.7）罗伯特·诺伊斯（1927-1990)第一章

集成电路概述1.4数字集成电路的发展与应用第一章

集成电路概述1.4.1数字集成电路的发展1947年，巴丁、肖克来、布拉顿，NPNGe晶体管现代电子工业的基础1958年，杰克·基尔比，在Ge晶片上集成12个晶体管，开创了世界微电子学的历史1959年，仙童公司，平面工艺，集成电路概念得以实现了，推进微电子发展1962年，弗兰克.威纳尔斯和C.T.Sah，CMOS技术，现在集成电路产业中占98以上%1967年，Kahng、S.Sze，非挥发存储器现在半导体存储技术的核心1968年，Dennard，DRAM（动态随机存储器）1971年，

Intel公司，微处理器-计算机的心脏，推进PC平民化、普及化微电子发展史上的几个里程碑70年代初，微电子技术开启高速发展模式第一章

集成电路概述1.4数字集成电路的发展与应用第一章

集成电路概述1.4.1数字集成电路的发展Electronics（1965.4.19）GardenMoore摩尔定律初始版本（1965年）：集成电路上可容纳的晶体管数量，每12个月将翻一番；修正版本（1975年）：摩尔根据技术演进速度调整为每24个月翻一番（后续行业普遍简化为“每18-24个月翻一番”）；延伸推论：晶体管集成度翻倍的同时，单位晶体管成本降低约50%，芯片性能（如运算速度）提升约一倍，且功耗密度（单位面积功耗）保持相对稳定。本质是半导体工艺进步与规模效应的协同作用第一章

集成电路概述1.4数字集成电路的发展与应用第一章

集成电路概述1.4.1数字集成电路的发展IC工艺节点的发展第一章

集成电路概述1.4数字集成电路的发展与应用第一章

集成电路概述1.4.1数字集成电路的发展第一章

集成电路概述1.4数字集成电路的发展与应用第一章

集成电路概述1.4.1数字集成电路的发展第一章

集成电路概述1.4数字集成电路的发展与应用第一章

集成电路概述1.4.1数字集成电路的发展科技推动创新第一章

集成电路概述1.4数字集成电路的发展与应用第一章

集成电路概述1.4.1数字集成电路的发展超越摩尔定律伴随着CMOS集成电路特征尺寸越来越小，并逐渐逼近物理极限，未来集成电路技术的发展将沿着按比例缩小(MoreMoore)和功能的多样化(MorethanMoore)的两个方向发展其中"MoreMoore"即为继续按照进一步缩小的方向发展，该发展方向包括在空间尺度上继续缩小、并提高集成度的"几何缩小"和3维集成多核结构等不单纯追求尺寸缩小的“等效缩小”两个方面，其发展总体目标都是为了使Moore定律得以继续。而“MorethanMoore”则是追求集成系统的多样性，其总体目标是将更多的数字和非数字功能模块集成到系统中。第一章

集成电路概述1.4数字集成电路的发展与应用1.4.2数字集成电路的应用3.通信设备处理器、信号处理、数据传输、通信模块、射频前端等芯片2.汽车电子领域处理器、控制、传感器、图像处理、通信模块、智能感知等芯片1.智能手机和移动设备处理器、存储器、人脸识别、图像处理、通信、显示驱动等芯片4.消费电子处理器、信号处理、数据传输、通信模块、射频前端、图像处理、传感器等芯片5.航空航天抗辐射处理器、控制、探测器、无线数据传输、传感器等芯片6.工业自动化处理器、信号处理、数据传输、、机械控制、传感器等芯片7.物联网信号采集、处理器、数据传输、通信模块、等芯片8.人工智能TPU、NPU、光子芯片等数字集成电路的应用领域第一章

集成电路概述第一章

集成电路概述1.4数字集成电路的发展与应用1.4.2数字集成电路的应用AIManyPeople→MoreDevice应用前景巨大！第一章

集成电路概述第一章

集成电路概述1.5国内相关产业现状第一章

集成电路概述产业整体规模与全球地位2019-2025年我国集成电路产量及同比增速变化情况2003-2024年全球主要区域半导体市场规模变化产量持续增长，速度放缓2009年市场规模全球第一，2024年美国反超人工智能相关芯片已经成为集成电路的重要市场美国中国其他欧盟日本各区域AI算力占比2025年8月第一章

集成电路概述1.5国内相关产业现状第一章

集成电路概述我国半导体芯片的发展与现实差距12nmFinFET量产制造技术制造工艺:中芯国际12nmFinFET5GSoC芯片设计厂商:海思半导体制造工艺:7nm面积:缩小36%晶体管数:103亿首款集成5GSoC芯片国产刻蚀机、注入机设备厂商:中微半导体设备类型:等离子体刻蚀机产业链客户:TSMC、SMIC等最小加工能力:5nm节点232层3D集成NAND技术架构:Xtacking®层数:64层/232层厂商:长江存储商业化3DNAND技术成效明显、坚定自信、任重道远第一章

集成电路概述1.6课程学习内容第一章

集成电路概述集成电路概述MOS晶体管CMOS集成电路制造工艺集成电路互连线CMOS反相器及基本逻辑门CMOS逻辑功能部件时序逻辑电路半导体存储器CMOS集成电路输入/输出电路及封装下一章节知识导图复习先修知识点，预习基础知识点CMOS数字集成电路原理与分析第二章MOS晶体管第一章

内容概述所有的器件是在同一个半导体基片上实现的基本开关器件：MOS晶体管器件可以不断缩小集成度不断提高可靠性提高成本降低集成电路的定义相关基本概念晶圆尺寸：6英寸、8英寸、12英寸（主流）特征尺寸:14nm、7nm、5nm、3nm集成度：2000多亿个晶体管

工作频率：3-4G，6.2G电源电压:0.8-1V双极型集成电路MOS集成电路按器件类型分按集成度分SSI（100以下个等效门）MSI（<103个等效门）LSI（<104个等效门）VLSI（>104个以上等效门）pMOSnMOSCMOS按信号类型分模拟集成电路数字集成电路BiCMOS集成电路数模混合集成电路集成电路分类数字电路基础控制灯亮与灭1个开关（1个控制信号）2个开关（2个控制信号）只要1个开，灯亮或逻辑2个都开，灯亮与逻辑3个开关（3个控制信号）或逻辑先或再与与逻辑N个开关（N个控制信号）随着开关数的增加可控制的状态会增多可实现任意复杂逻辑运算第2章MOS晶体管010204MOS晶体管的小尺寸效应MOS晶体管的电学特性02要点内容MOS晶体管的结构与工作原理要点内容01小尺寸MOS晶体管要点内容0503要点内容MOS晶体管的亚阈值特性要点内容06MOS晶体管的电容要点内容2.1MOS晶体管的结构与工作原理

第二章MOS晶体管MOS晶体管的结构MOSFET（Metal-Oxide-SemiconductorField-EffectTransistor）氧化物（Oxide）金属（Metal）半导体（Semiconductor）M-O-S三明治结构Metal-Oxide-SemiconductorField-EffectTransistor金属（M,良导体）氧化物（O,绝缘体）半导体（S,半导体）n型或者p型导电(电子)（空穴）反型层电场（E）MOS场效应晶体管，简称MOS晶体管2.1MOS晶体管的结构与工作原理

第二章MOS晶体管MOS晶体管的结构在n-Si或者p-Si衬底上，存在2个与衬底导电类型相反的重掺杂区掺杂区之间是金属-绝缘体-半导体组成的MOS电容结构四端子器件MOS晶体管的结构特点绝缘层上的金属电极称为栅极（G）MOS电容两侧的重掺杂区域分别称为源极（S）和漏极（D）衬底为B。MOS晶体管如何工作？2.1MOS晶体管的结构与工作原理

第二章MOS晶体管MOS晶体管的工作原理重掺杂区储备导电载流子，不存在导电通路在电场作用下，半导体表面出现耗尽层MOS电容两端电压加大，半导体表面反型，形成连通重掺杂区的通道2个连通的重掺杂区存在电压时，就有电流流过衬底为p-Si,重掺杂为n+时，导电载流子为电子，把这种结构的MOS晶体管称为nMOS晶体管2.1MOS晶体管的结构与工作原理

第二章MOS晶体管MOS晶体管的工作原理衬底为n-Si,重掺杂为p+时，导电载流子为空穴，把这种结构的MOS晶体管称为pMOS晶体管2.1MOS晶体管的结构与工作原理

第二章MOS晶体管MOS晶体管的工作原理nMOS晶体管结构pMOS晶体管结构问题讨论1.MOS晶体管的衬底电位应该怎么接？2.MOS晶体管的源漏区域结构完成对称，哪边是源？哪边是漏？3.MOS晶体管的衬底电极如何引出？2.1MOS晶体管的结构与工作原理

第二章MOS晶体管MOS晶体管的工作原理1.MOS晶体管衬底电位应该怎么接？MOS晶体管的重掺杂区与衬底构成了pn结，为了保证晶体管正常工作nMOS晶体管结构pMOS晶体管结构必须保证pn结反偏n区电位高于p区nMOS晶体管的衬底需要接低电位pMOS晶体管的衬底需要接高电位2.1MOS晶体管的结构与工作原理

第二章MOS晶体管MOS晶体管的工作原理2.MOS晶体管的源漏区域结构完成对称，哪边是源？哪边是漏？

pMOS晶体管的载流子是空穴，由高电位流向低电位，因此，高电位一端是源，低电位一端是漏。可以理解为，源端提供空穴，在电场作用下，由漏端流出。nMOS晶体管的载流子是电子，由低电位流向高电位，因此，低电位一端是源，高电位一端是漏。可以理解为，源端提供电子，在电场作用下，由漏端流出。电子高电位(漏）低电位(源）空穴低电位(漏）高电位(源）2.1MOS晶体管的结构与工作原理

第二章MOS晶体管MOS晶体管的工作原理3.MOS晶体管的衬底电极如何引出呢？电极从表面引出2.2MOS晶体管的电学特性第二章MOS晶体管在栅极电压的作用下，MOS电容结构半导体表面产生反型层，形成与源极和漏极相连的导电沟道，沟道两端存在电位差时，导电沟道中就有电流流过。定性描述导通机理：MOS电容半导体表面反型MOS晶体管的动作MOS晶体管实质上是一种使电流时而流过，时而切断的开关导通条件：形成反型层需要的栅极电压阈值电压：VT源极(S)漏极(D)栅极(G)VGSVDSID阈值电压VT大于0阈值电压VT小于0MOS晶体管的电路符号MOS晶体管的电流大小应该如何计算？2.2MOS晶体管的电学特性第二章MOS晶体管MOS晶体管基本电流方程以nMOS为例，阐述电流方程的推导过程假设：nMOS晶体管的沟道长度为L，宽度为W，源极接低电位（0电位），分析在栅源电压(VGS)作用下，沟道如何改变，同时讨论当导电沟道形成后，流过晶体管的电流与哪些因素相关及具体函数关系。。（1）0<(VGS)<VT,

VDS:0~VDD反型层没有形成，没有导电沟道，无论漏源电压VDS多大，漏源间电流IDS均接近于0IDS=0；VGS<VT

截止状态2.2MOS晶体管的电学特性第二章MOS晶体管MOS晶体管基本电流方程（2）VGS>VT,

VDS

很小反型层形成，导电沟道中电荷分布均匀，电荷量为：此时，流过沟道电流可写为：（2.1）（n为电子在硅材料中的平均移动速度，mn为电子在硅材料中的平均迁移率）（2.2）由式（2.1）、式（2.2）可得（2.3）流过沟道的电流与VDS呈线性关系2.2MOS晶体管的电学特性第二章MOS晶体管MOS晶体管基本电流方程（3）VGS>VT,

VDS

增大，小于VGS-VT导电沟道中靠近漏端电荷密度减小，假设沟道靠近源端为x=0，靠近漏端为x=L，沟道中x点的电压为V(x)，则对应x点的单位电荷密度可写为：（2.4）在x点沿着沟道方向流过的电流为:（2.5）（2.6）（2.7）（2.8）当VDS较小时，沟道区域具有电阻的特性，通常称这个区域为线性工作区。随着VDS的增大，漏区电荷减小，VDS的平方项的作用增大，电流增大放缓。2.2MOS晶体管的电学特性第二章MOS晶体管MOS晶体管基本电流方程（4）VGS>VT,

VDS

≥VGS-VT当VDS进一步增大到漏极的氧化层压降等于VT时，漏极的反型层电荷密度为零，漏极的沟道被夹断，可以写出（2.7）（2.9）或者当时：假设沟道长度的变化DL相对于初始沟道长度L而言很小（忽略有效长度变化）此时，流过沟道的电流与漏源电压无关，这个区域称为饱和区。2.2MOS晶体管的电学特性第二章MOS晶体管MOS晶体管基本电流方程记住nMOS晶体管基本电流方程2.2MOS晶体管的电学特性第二章MOS晶体管MOS晶体管基本电流方程在此，VDS、VGS、VT均为负值记住pMOS晶体管基本电流方程2.2MOS晶体管的电学特性第二章MOS晶体管MOS晶体管电流-电压特性MOS晶体管的电流是由沟道的导电特性和加在端子上的偏压所决定的主要由工艺参数及晶体管的尺寸决定设计制作完成，就是基本不可改变的由外加电压决定工艺参数及晶体管的尺寸确定工艺条件：台积电0.18mm标准CMOS工艺。VDD=1.8V，VT=0.7VnMOS尺寸：W/L=8mm/4mm2.2MOS晶体管的电学特性第二章MOS晶体管MOS晶体管电流-电压特性IDS-VDSIDS-VGSVGS增大2026/1/18源极(S)漏极(D)栅极(G)VGVDIDVTHIDVG增强型（E)VTHIDVG耗尽型(D)NMOS晶体管的I/V特性-2（转移特性）当阈值电压大于零时，为增强型当阈值电压小于零时，为耗尽型问题：这两种器件在结构和机理上有什么不同？2.2MOS晶体管的电学特性第二章MOS晶体管MOS晶体管电流-电压特性VTHVTHIDVGIDVG增强型（E)耗尽型(D)VGS=0阈值电压大于零，VGS大于阈值才形成反型层阈值电压小于零，VGS等于0时反型层已经存在2.2MOS晶体管的电学特性第二章MOS晶体管MOS晶体管电流-电压特性2.2MOS晶体管的电学特性第二章MOS晶体管MOS晶体管电流-电压特性电流大小与哪些因素相关？mn：Si中电子的迁移率LW材料与工艺决定设计者决定使用者决定VTCox：为栅极单位电容量，Cox=eox/toxW/L：MOS晶体管的宽长比值VGS、VDS：外加电压导电因子2.2MOS晶体管的电学特性第二章MOS晶体管MOS晶体管的阈值电压印加在栅极上能够引起半导体表面反型的电压被称为阈值电压。阈值电压的定义氧化物（Oxide）半导体（Semiconductor）金属（M,良导体）氧化物（O,绝缘体）半导体（S,半导体）n型或者p型导电(电子)（空穴）反型层电场（E）金属（Metal）内容回顾MOS电容结构明确MOS电容半导体表面反型层的形成机理分析反型层形成的电压条件阈值电压关系式推导2.2MOS晶体管的电学特性第二章MOS晶体管MOS晶体管的阈值电压VG=VFB(=0)半导体内部的空穴与负电荷相互抵消而呈电中性。此时半导体的能带是平的，没有弯曲。2.2MOS晶体管的电学特性第二章MOS晶体管MOS晶体管的阈值电压VG>0QD=-qNAWE在电场作用下，衬底表面的多子空穴，向衬底内部移动，在表面留下不可移动的受主离子（负电荷），形成耗尽层栅极上的电压分别加在氧化层和耗尽层上，耗尽层弯曲fs假设耗尽层宽度为W，当半导体表面未反型时，QS与耗尽层的电量QD应该相等栅极氧化层上的电压为Vox，则半导体表面的电荷为：由泊松方程可知耗尽层宽度W

为：2.2MOS晶体管的电学特性第二章MOS晶体管MOS晶体管的阈值电压VG继续增大，耗尽层进一步展宽，fS增大当fS增大至2fF时，耗尽层宽度达到最大Wmax，反型层开始形成少子积累反型层此时的栅极电压VG即定义为阈值电压VT：2.2MOS晶体管的电学特性第二章MOS晶体管MOS晶体管的阈值电压平带电压VFB=0平带电压VFB≠0时VG需要先把平带电压带来的能带上弯曲拉平平带电压VFB≠0时（与金属半导体的功函数差及氧化层-半导体界面电荷相关）M1M22.2MOS晶体管的电学特性第二章MOS晶体管MOS晶体管的阈值电压VBS≠0++++++++++++Vox2fF-VBSVG﹥VTVG﹥VT+++++++++++++++最大耗尽层Vox2fFVBS=0VBS<02.2MOS晶体管的电学特性第二章MOS晶体管MOS晶体管的阈值电压功函数差SiO2表面电荷费米势衬底偏压衬底浓度影响MOS晶体管特性的重要参数MOS晶体管宽长比（W/L)MOS晶体管阈值电压

栅氧厚度tox沟道掺杂浓度NA栅氧表面电荷

衬底偏压2.3MOS晶体管的小尺寸效应第二章MOS晶体管沟道长度调制效应假设沟道长度的变化DL相对于初始沟道长度L而言很小（忽略有效长度变化）晶体管尺寸不断缩小，DL相对于L已不可忽略λ为经验常数，称为沟道调制系数，一般来说其与沟道长度成反比2.3MOS晶体管的小尺寸效应第二章MOS晶体管沟道长度调制效应蓝色线为，Wn/Ln=4mm/2mmsmic0.18mmCMOS工艺，电源电压1.8V红色线为，Wn/Ln=0.36mm/0.18mmVGS-VT问题讨论当VDS>VGS-VT时，长沟道（蓝线）器件漏源饱和电流与VDS无关；短沟道（红线）器件，随着VDS增大略有上翘。沟道长度调制，l的作用相同宽长比，当MOS晶体管沟道长度变小时，漏源电流下降。为什么？VGS(1.8V)VGS(1.2V)VGS(0.8V)VGS(0V)一般认为，材料选定，mn是常量，沟道减小以后，还是不是常量？在阈值电压VT的表达式中，

VT与沟道长度无关，小尺寸时是否成立？2.3MOS晶体管的小尺寸效应第二章MOS晶体管MOS晶体管的二级效应1.速度饱和MOS晶体管沟道·尺寸变短，电源电压没有等比例缩小，导致沟道处电场强度增大电场强度达到某一临界值xc时，载流子将因载流子间的碰撞而发生散射mn减小，载流子速度饱和，电流减小2.3MOS晶体管的小尺寸效应第二章MOS晶体管MOS晶体管的二级效应2.3MOS晶体管的小尺寸效应第二章MOS晶体管MOS晶体管的二级效应2.短沟道效应耗尽层耗尽层Gate可控制的区域沟道长度阈值电压短沟道MOSFETGate可控制的区域长沟道MOSFET由于源漏区耗尽层横向扩展，栅极下耗尽层不再完全受栅极电压的控制，其中一部分受源漏电压的控制，并且随着沟道长度的减小，受栅极电压控制的耗尽区电荷不断减少，因此，只需要较小的栅极电压就可以达到反型。2.3MOS晶体管的小尺寸效应第二章MOS晶体管MOS晶体管的二级效应2.短沟道效应提高漏源电压（体电压）可以得到类似的效应，这是因为体电压可以增大漏结耗尽区的宽度随着VDS的增大，阈值电压减小，这一效应称为漏致势垒降低（Drain-InducedBarrierLowering，DIBL）2.4MOS晶体管的亚阈值特性第二章MOS晶体管理想IDS-VGS特性VGS<VTIDS≈0实际IDS-VGS特性（纵轴对数坐标）漏源电流IDS下降至原来的1/10时对应的VGS的减小量S：下降斜率2.5MOS晶体管的电容第二章MOS晶体管2026/1/18MOSFET的电容决定其瞬态特性寄生电阻与管子的导通电阻（数十KW）相比，通常可以忽略不计例如：

栅极电容：CGS,CGD,CGB

(各为1.0fF)

漏源电容：CDB,CSB

(各为0.5fF)

栅极电阻：

RG

(40W)

源漏电阻：

RD,RS

(各1W)GSDRSCGSCGDCGBRGRDCDBCSBB2.5MOS晶体管的电容第二章MOS晶体管MOS栅极电容1.栅源与栅漏交叠电容CGSO和CGDO—交叠电容，由源漏横向扩散形成，值一定2.5MOS晶体管的电容第二章MOS晶体管MOS栅极电容2.沟道电容n+n+p-Si衬底n+n+p-Si衬底耗尽层p-Si衬底耗尽层n+p-Si衬底耗尽层VGS=0截止区：耗尽层和沟道未形成CGD=CGS=0,CGB=CGC≈WLCox0<VGS<VT截止区：耗尽层形成，沟道未形成增大了绝缘层的厚度，导致沟道电容减小VGS>VT线性区：沟道形成，相当于D、S连通n+n+n+饱和区：漏端沟道夹断，CGD=0VGS>VTCGC=CGS

≈2WLCox/3沟道电容的分布及与VDS和VGS的关系工作区域CGCBCGCSCGCDCGCCG截止区WLCox00WLCoxWLCox+2CoW线性区0WLCox/2WLCox/2WLCoxWLCox+2CoW饱和区02WLCox/302WLCox/32WLCox/3+2CoW不同工作区域MOS晶体管的沟道电容分布情况和栅极电容2.5MOS晶体管的电容第二章MOS晶体管漏源pn结的结电容1.底部pn结的结电容2.侧壁pn结的结电容总的结电容2.6MOS晶体管的电容第二章MOS晶体管p-Si衬底n+n+GSDBCGS=CGCS+CGSO（栅源沟道电容+栅源交叠电容）CGD=CGCD+CGDO（栅漏沟道电容+栅漏交叠电容）CGB=CGCB（栅极-衬底电容）CSB=CSdiff（源极-衬底pn结扩散电容）CDB=CDdiff（漏极-衬底pn结扩散电容）GSDBCGSCGDCSBCDBCGBMOS晶体管的导通电阻第二章MOS晶体管源极：载流子（电子）的供给源漏极：载流子（电子）的排出口D：漏极S：源极G：栅极B：衬底导通电阻是一个非线性电阻，与器件的工作状态有关,平均电阻一般取0.75R0在非饱和区，导通电阻近似为线性电阻：即Ron=1/gm导通电阻反比于（W/L)，W每增加一倍，电阻减小一半2.6小尺寸MOS晶体管第二章MOS晶体管集成电路工艺特征尺寸的持续缩小二级效应及寄生效应速度饱和短沟道效应亚阈值特性寄生电容影响相同尺寸晶体管电流变小电路中不同沟道长度阈值电压不稳关断时漏电流变大寄生延迟相对开关速度影响变大影响数字系统的工作速度、功耗开发新结构器件2.6小尺寸MOS晶体管第二章MOS晶体管SOIMOSFETSemiconductorSemiconductorOxideIntrinsicsemiconductornMOSpMOS优点无“闩锁效应”；寄生电容小，工作速度快；功耗低；抗辐照性能好2.6小尺寸MOS晶体管第二章MOS晶体管应变硅MOS晶体管采用选择性外延技术在源漏嵌入SiGe应变材料，借其更大晶格常数拉伸硅产生张应力，同时形成压应力，缩短键间距，降低空穴有效质量以提升空穴迁移率。采用选择性外延技术在源漏嵌入SiC应变材料，利用硅和碳的晶格常数不同，对沟道和衬底硅产生压应力。增大Si-Si键间距，降低电子有效质量，提升电子迁移率。90nm工艺节点开始普遍采用2.6小尺寸MOS晶体管第二章MOS晶体管FinFETMOS晶体管通过增加栅极与沟道的接触面积来增强对导电沟道的控制相对于传统MOSFET结构来说，FinFET器件在给定面积条件下具有更高的驱动电流，可获得更高的速度，同时也具有更低的漏电，从而可获得更低的功耗。FinFET器件技术最早由英特尔在22nm工艺节点中采用，随后在16nm、14nm、10nm、7nm等工艺节中广泛应用。本章小结第二章MOS晶体管1．nMOS晶体管高电平导通，导电载流子是电子；pMOS晶体管低电平导通，导电载流子是空穴。由于电子的迁移率大于空穴，在沟道尺寸和偏压条件相同时，nMOS晶体管的漏源电流大于pMOS晶体管。2．MOS晶体管的工作区域分为截止区、线性区、饱和区和亚阈值区。阈值电压、导电因子是表征MOS晶体管作为开关使用时的重要参数。3．沟道长度效应、短沟道效应、速度早期饱和随着工艺特征尺寸的减小对器件性能影响较大，小尺寸器件需要采用新结构。下一章节知识导图复习先修知识点，预习基础知识点CMOS数字集成电路原理与分析第三章CMOS集成电路制造工艺第二章

内容概述MOS晶体电流方程1.

两个相互独立的有源区（nMOS晶体管是n+区，pMOS晶体管是p+区。）2.有源区通过具有MOS电容结构的沟道区关联MOS晶体管结构在MOS电容的金属电极端施加信号，引起MOS电容半导体一侧的表面端出现反型层，形成连接两个有源区的导电沟道。进一步通过源极与漏极的电压差调控源极和漏极之间的电流。是电压控制型器件。基本工作条件是源极、漏极与衬底的pn结反偏。MOS晶体管工作原理MOS晶体管重要参数MOS晶体管宽长比（W/L)MOS晶体管阈值电压

栅氧厚度tox沟道掺杂浓度NA栅氧表面电荷

衬底偏压沟道长度效应短沟道效应速度早期饱和MOS晶体管尺寸减小MOS晶体管性能变差新结构器件SOI、应变硅、FinFET构成电路的器件制备在同一个半导体衬底上集成电路的核心构成数字集成电路的大量MOS晶体管是如何制备在同一硅片上的？第3章CMOS集成电路制造工艺010204CMOS集成电路中的有源寄生效应CMOS集成电路的平面工艺流程02要点内容半导体集成电路中MOS器件的形成要点内容03深亚微米CMOS集成电路工艺要点内容要点内容013.1半导体集成电路中MOS器件的形成第3章CMOS集成电路制造工艺MOS晶体管结构参数设计参数类别参数名称描述典型值/示例基础物理参数特征尺寸工艺的最小线宽0.35μm、90nm、28nm栅氧化层厚度决定晶体管阈值电压和栅极电容几纳米（如3nm）至几十纳米阱参数包括n阱/p阱的结深、掺杂浓度、电阻率结深：微米级。掺杂浓度：1017～1018cm-³。电阻率：根据工艺调整电学特性参数阈值电压nMOS和pMOS晶体管的阈值电压需匹配，影响功耗与速度0.35μm工艺，当电源电压为3.3V时，nMOS晶体管的阈值电压为0.62V，pMOS晶体管的阈值电压为-0.74V迁移率电子迁移率（μn）和空穴迁移率（μp），影响驱动电流μn=400～600cm²/(V·s)，μp=150～250cm²/(V·s)漏电流包括亚阈值漏电流和栅极漏电流，在低功耗工艺中需优化低至nA/μm级别工艺参数金属层数决定布线密度和信号完整性6～12层金属互连接触孔/通孔尺寸与源/漏区匹配，防止接触电阻过大按照对应工艺设计规则设计尺寸介质层厚度影响寄生电容和RC延迟层间介质和金属间介质厚度需根据工艺调整CMOS集成电路工艺的主要参数3.1半导体集成电路中MOS器件的形成第3章CMOS集成电路制造工艺MOS晶体管结构参数设计nMOS晶体管结构参数的设计流程（1）衬底选择：对于nMOS晶体管来说，通常选择约300μm厚的p-Si材料作为衬底，电阻率取0.7～1Ω·cm。（2）工艺选择：集成电路设计主要采用基于标准工艺的Fabless方式。通常，工艺厂商会提供不同工艺节点的器件模型，模型会给上表1中的相关工艺参数。设计者根据拟实现的MOS晶体管的指标参数，综合考虑成本、速度和功耗需求，选择合适的工艺节点和工艺模型。（3）版图设计：在工艺参数确定后，根据设计指标计算确定拟实现MOS晶体管的沟道尺寸，并将设计的晶体管结构及具体尺寸参数以版图形式呈现。版图包含晶体管由哪些区域构成、各区域的平面尺寸及各区域之间的位置关系。版图给出了在p-Si衬底上，nMOS晶体管的源漏区、栅极、衬底电极、接触孔及金属互连线的具体位置及尺寸。nMOS晶体管的版图3.1半导体集成电路中MOS器件的形成第3章CMOS集成电路制造工艺CMOS集成电路的器件基本结构nMOS晶体管横截面图pMOS晶体管横截面图nMOS、pMOS晶体管同时存在所有器件制作在同一个半导体衬底上CMOS集成电路如何实现？什么是CMOS？在一个电路里NMOS和PMOS共同存在组成逻辑电路，因为NMOS和PMOS导通条件互补，因此由NMOS和PMOS共同构成的逻辑电路被称为互补型（Complementary）MOS电路，简称CMOS3.1半导体集成电路中MOS器件的形成第3章CMOS集成电路制造工艺CMOS集成电路的器件基本结构nMOS、pMOS晶体管同时存在nMOS做在p-Si上、pMOS做在n-Si上选定一种衬底，在衬底上有选择的制备另一种类型的掺杂区域在p-Si衬底上制作n型区nMOSpMOS在n-Si衬底上制作p型区nMOSpMOS所有器件做在同一个衬底材料上衬底材料是半导体器件之间的电气隔离3.2CMOS集成电路平面工艺流程第3章CMOS集成电路制造工艺n阱CMOS工艺n+n+n+p+p+p+栅极栅极p-Si衬底n阱nMOSpMOSn+n+n+p+p+p+栅极栅极n-Si衬底p阱nMOSpMOSn+n+n+p+p+p+栅极栅极nMOSpMOSn阱p阱p-Si衬底p--Si外延层n阱工艺P阱工艺双阱工艺主要的CMOS工艺3.2CMOS集成电路平面工艺流程第3章CMOS集成电路制造工艺n阱CMOS工艺N电路图CMOS反相器版图CMOS反相器顶视图CMOS反相器3D侧视图CMOS反相器3D侧视剖面图CMOS反相器3D正视剖面图反相器是CMOS数字电路中最简单的逻辑门P+

P+

N+

N+

P+

N+NP-Si3.2CMOS集成电路平面工艺流程第3章CMOS集成电路制造工艺n阱CMOS工艺1．第一次光刻——n阱光刻目的：形成n阱光刻板：n阱n阱n阱n-Sin阱3.2CMOS集成电路平面工艺流程n阱CMOS工艺（1）生长氧化膜（湿式氧化）具体制备步骤p-Si衬底Si(固体)+2H2OSiO2（固体）+2H2第3章CMOS集成电路制造工艺3.2CMOS集成电路平面工艺流程n阱CMOS工艺（2）n阱光刻第3章CMOS集成电路制造工艺涂胶掩膜对准曝光显影等离子体刻蚀去胶P+

P+

N+

N+

P+

N+NP-Si3.2CMOS集成电路平面工艺流程第3章CMOS集成电路制造工艺n阱CMOS工艺2．第二次光刻——有源区光刻目的：形成隔离场氧光刻板：有源区n阱3.2CMOS集成电路平面工艺流程（1）淀积氮化硅第3章CMOS集成电路制造工艺n阱CMOS工艺n阱氧化硅生长（湿法氧化）氮化硅生长（2）光刻有源区涂胶对版光刻显影氮化硅刻蚀去胶3.2CMOS集成电路平面工艺流程（3）场区氧化第3章CMOS集成电路制造工艺n阱CMOS工艺去除氮化硅及有源区SiO2场区氧化3.2CMOS集成电路平面工艺流程MOS晶体管源漏区的形成第3章CMOS集成电路制造工艺n阱CMOS工艺自对准工艺多晶硅栅极作为掩模，实现源漏区的离子注入对准，有效避免了因光刻精度误差而导致的栅极MOS结构与源漏区不连续问题生长栅极氧化膜（干式氧化）生长多晶硅栅极光刻版对版栅极光刻显影栅极刻蚀源漏注入3.2CMOS集成电路平面工艺流程第3章CMOS集成电路制造工艺n阱CMOS工艺3．第三次光刻——栅极目的：形成栅极（含栅极氧化层和多晶硅栅）光刻板：栅极P+

P+

N+

N+

P+

N+NP-Sin阱3.2CMOS集成电路平面工艺流程（1）生长栅极氧化层级多晶硅层第3章CMOS集成电路制造工艺n阱CMOS工艺（2）光刻栅极涂胶、曝光、显影刻蚀多晶硅和栅极氧化层（3）栅极刻蚀3.2CMOS集成电路平面工艺流程第3章CMOS集成电路制造工艺n阱CMOS工艺4．第四次光刻—n+区光刻目的：形成n+掺杂光刻板：n+区P+

P+

N+

N+

P+

N+P-Sin阱3.2CMOS集成电路平面工艺流程（1）n+区光刻第3章CMOS集成电路制造工艺n阱CMOS工艺（2）n+区离子注入（3）去胶3.2CMOS集成电路平面工艺流程第3章CMOS集成电路制造工艺n阱CMOS工艺5．第五次光刻—p+区光刻目的：形成p+掺杂光刻板：p+区P+

P+

N+

N+

P+

N+P-Sin阱3.2CMOS集成电路平面工艺流程（1）p+区光刻第3章CMOS集成电路制造工艺n阱CMOS工艺（2）p+区离子注入（3）去胶3.2CMOS集成电路平面工艺流程第3章CMOS集成电路制造工艺n阱CMOS工艺6．第六次光刻—接触孔光刻目的：形成接触孔光刻板：接触孔P+

P+

N+

N+

P+

N+P-Sin阱3.2CMOS集成电路平面工艺流程（1）淀积磷硅玻璃（PSG）第3章CMOS集成电路制造工艺n阱CMOS工艺（2）光刻接触孔（3）刻蚀接触孔3.2CMOS集成电路平面工艺流程第3章CMOS集成电路制造工艺n阱CMOS工艺7．第七次光刻—连线光刻目的：形成金属互连线光刻板：互连线P+

P+

N+

N+

P+

N+P-Sin阱3.2CMOS集成电路平面工艺流程（1）淀积铝第3章CMOS集成电路制造工艺n阱CMOS工艺（2）光刻铝线（3）刻蚀铝3.2CMOS集成电路平面工艺流程第3章CMOS集成电路制造工艺n阱CMOS工艺8．第八次光刻—钝化孔目的：形成PAD光刻板：钝化孔后部封装（在另外厂房）3.2CMOS集成电路平面工艺流程第3章CMOS集成电路制造工艺n阱CMOS工艺3.2CMOS集成电路平面工艺流程第3章CMOS集成电路制造工艺p阱CMOS工艺3.2CMOS集成电路平面工艺流程第3章CMOS集成电路制造工艺问题讨论NMOS晶体管重要参数MOS晶体管宽长比（W/L)栅氧厚度tox沟道掺杂浓度NA栅氧表面电荷

衬底偏压MOS晶体管阈值电压

光刻套准误差对MOS器件性能的影响掺杂浓度偏差对MOS器件性能的影响成膜厚度偏差对MOS器件性能的影响实际器件与设计目标存在偏差，器件性能不均衡沟道掺杂过程中，剂量偏差（±3%-5%）直接改变载流子浓度分布，导致阈值电压波动。在栅氧化层制备中，厚度偏差会直接改变栅极电容值，导致阈值电压波动。在金属互连层中，厚度不均会导致电阻（R）与寄生电容（C）同步增大，使信号延迟（RCDelay）超出设计阈值。工艺偏差对MOS晶体管性能的影响工艺角3.3MOS集成电路中的有源寄生效应第3章CMOS集成电路制造工艺场区寄生MOSFET场氧上方有金属线场氧上方有多晶硅导电连线-场氧-衬底MOSFET为了防止场区寄生MOSFET的导通提高其开启电压（称为场开启电压）具体措施1.加厚场氧化层的厚度。2.增加场区注入工序，在场区注入（或扩散）与衬底同型的杂质，以提高衬底表面浓度。3.3MOS集成电路中的有源寄生效应第3章CMOS集成电路制造工艺寄生双极型晶体管防止措施：1.增大寄生晶体管“基区宽度”2.P型衬底接地或负电位（保证pn结反偏）P-wellP+P+N+N+VoutVdd(5V)N+P+Vss(0V)RSRWP阱RSRWVddVssN衬底消除措施：

1.减小RS,RW（增加接触孔数量，加粗电源、地线，双阱工艺？）

2.降低寄生三极管电流放大倍数N3.3MOS集成电路中的有源寄生效应第3章CMOS集成电路制造工艺CMOS集成电路中的闩锁效应2026/1/18131P阱RSRWVddVssN衬底1.采用双阱工艺，提高MOS器件衬底的浓度，减小衬底的电阻2.增大了寄生双极晶体管基区掺杂浓度，减小晶体管的放大倍率3.3MOS集成电路中的有源寄生效应第3章CMOS集成电路制造工艺CMOS双阱工艺浅槽隔离（ShallowTrenchIsolation，STI）传统的LOCOS

（LocalOxidationofSilicon）工艺淀积SiN长场氧去除SiN鸟嘴LOCOS工艺的局限性：（1）容易形成“鸟嘴”，使有源区变窄，尺寸无法缩小；（2）表面的台阶不利于VLSI后续工艺；（3）场氧生长时衬底承受大应力；结论：0.25mm及以下工艺不再使用LOCOS隔离工艺1323.3MOS集成电路中的有源寄生效应第3章CMOS集成电路制造工艺CMOS浅槽隔离工艺STI工艺淀积SiN，光刻刻蚀SiN用SiN做掩蔽刻蚀Si淀积SiO2机械化平坦工艺CMP去除SiN高出的氧化物台阶在后续氧化、清洗工艺中去除STI工艺的优点：（1）表面平坦；（2）有利于实现尺寸的等比例缩小；（3）可防止闩锁效应(因隔离槽深度较大)。133CMOS浅槽隔离工艺第3章CMOS集成电路制造工艺3.4深亚微米CMOS集成电路工艺STI工艺淀积SiN，光刻刻蚀SiN用SiN做掩蔽刻蚀Si淀积SiO2机械化平坦工艺CMP去除SiN高出的氧化物台阶在后续氧化、清洗工艺中去除STI工艺的优点：（1）表面平坦；（2）有利于实现尺寸的等比例缩小；（3）可防止闩锁效应(因隔离槽深度较大)。1343.4深亚微米CMOS集成电路工艺CMOS浅槽隔离工艺第3章CMOS集成电路制造工艺1353.4深亚微米CMOS集成电路工艺深亚微米CMOS工艺流程第3章CMOS集成电路制造工艺1363.4深亚微米CMOS集成电路工艺深亚微米CMOS工艺流程第3章CMOS集成电路制造工艺1373.4深亚微米CMOS集成电路工艺深亚微米CMOS工艺流程第3章CMOS集成电路制造工艺1383.4深亚微米CMOS集成电路工艺深亚微米CMOS工艺流程第3章CMOS集成电路制造工艺1393.4深亚微米CMOS集成电路工艺深亚微米CMOS工艺流程第3章CMOS集成电路制造工艺1403.4深亚微米CMOS集成电路工艺铜互连工艺第3章CMOS集成电路制造工艺双大马士革铜互连工艺流程141本章小结第3章CMOS集成电路制造工艺1．CMOS集成电路根据采用的半导体衬底的类型，可分为n阱、p阱和双阱CMOS工艺。通过多次成膜、光刻、刻蚀及掺杂工艺形成nMOS、pMOS晶体管结构及互连。工艺偏差易引发阈值电压漂移与漏电流问题。2．在CMOS集成电路中，器件隔离主要采用局部硅氧化（LOCOS）形成的场氧隔离和浅沟槽隔离（STI）技术。场氧存在“鸟嘴”、表面不平坦等问题，器件尺寸难以做小，因此小尺寸器件采用浅沟槽隔离。3．CMOS集成电路存在场区寄生MOSFET、寄生双极型晶体管、闩锁效应等寄生效应，严重影响器件性能。通过加厚场氧、调整衬底电位、掺金/保护环/双阱CMOS工艺可抑制寄生导通与电流失控。4．深亚微米工艺采用STI隔离、多级注入、硅化物降阻、铜互连及高k电介质，涵盖STI形成/栅极形成/漏源形成/侧墙形成/硅化物生长等关键流程。下一章节知识导图复习先修知识点，预习基础知识点CMOS数字集成电路原理与分析第四章集成电路互连线第三章

内容概述CMOS典型工艺n阱工艺p阱工艺双阱工艺自对准工艺光刻套准误差对MOS器件性能的影响掺杂浓