2025年集成电路入门试题及答案

2025年集成电路入门试题及答案一、单选题（每题2分，共20分）1.在CMOS反相器中，若PMOS与NMOS的阈值电压绝对值相等，且电源电压为1.0V，则其静态功耗主要来源于A.亚阈值漏电流B.栅氧隧穿电流C.反偏PN结漏电流D.短路电流答案：A解析：静态功耗指无开关活动时的功耗。亚阈值漏电流在阈值电压降低后呈指数增长，成为90nm以下节点的主导成分；隧穿与反偏结漏在特定条件下存在，但数量级通常低于亚阈值漏；短路电流仅在输入过渡区短暂出现，属动态功耗范畴。2.某65nm工艺下，NMOS管宽长比W/L=0.5μm/50nm，栅氧介电常数κ=3.9，厚度tox=1.8nm，则其单位面积栅氧电容Cox约为A.17fF/μm²B.1.9fF/μm²C.19fF/μm²D.0.19fF/μm²答案：C解析：Cox=ε₀κ/tox=8.85×10⁻¹²×3.9/1.8×10⁻⁹≈19×10⁻³F/m²=19fF/μm²。3.在数字标准单元库中，定义“逻辑努力”(LogicalEffort)为A.输入电容与反相器输入电容之比B.输出驱动电流与输入电容之比C.传播延迟与负载电容之比D.面积与功耗的乘积答案：A解析：逻辑努力由Sutherland提出，表征门本身实现逻辑功能的“代价”，其值等于该门输入电容与同等驱动能力反相器输入电容的比值，与拓扑结构有关，与工艺无关。4.下列关于FinFET与平面MOSFET对比，错误的是A.FinFET沟道三面被栅包围，亚阈值摆幅更小B.FinFET通过鳍高调节等效沟道宽度，无需增加版图面积C.平面MOSFET在22nm节点后仍可通过栅长缩减获得理想亚阈值特性D.FinFET引入体偏效应较弱，阈值电压调节自由度下降答案：C解析：22nm之后短沟道效应使平面器件亚阈值摆幅严重退化，无法继续简单缩减栅长；FinFET借助三维结构抑制势垒降低(DIBL)，延续摩尔定律。5.在VerilogHDL中，下列代码综合后最可能生成锁存器(latch)的是A.always@(posedgeclk)q<=d;B.always@()if(en)q=d;C.always@(negedgeclk)q<=d;D.always5q=~q;答案：B解析：组合always块中缺少else分支，导致en为0时q需保持原值，综合工具只能生成电平敏感锁存器；其余选项均为触发器或延时环路。6.对于一条长度1mm、宽度0.2μm、厚度0.3μm的铝互连，电阻率ρ=2.7×10⁻⁸Ω·m，其总电阻约为A.0.45ΩB.4.5ΩC.45ΩD.450Ω答案：B解析：R=ρL/A=2.7×10⁻⁸×1×10⁻³/(0.2×10⁻⁶×0.3×10⁻⁶)=4.5Ω。7.在芯片封装中，倒装焊(FlipChip)相较于引线键合(WireBond)最显著的优势是A.成本低B.引脚节距大C.寄生电感小D.工艺温度低答案：C解析：倒装焊采用焊球阵列，互连长度缩短至百微米级，寄生电感降至0.1nH以下，远优于毫米级金线；成本、节距、温度均不占优。8.下列关于DRAM刷新的描述，正确的是A.刷新地址由行地址计数器自动递增，无需CPU干预B.每次刷新仅针对单个存储单元C.温度降低时刷新周期可延长，因漏电流增大D.DDR4采用分布式刷新，每64ms刷新一整行答案：A解析：DRAM集成刷新控制逻辑，内部行计数器自动轮询；每次刷新整行；温度降低漏电流减小，周期可放宽；DDR4为8K行/64ms，分8K次完成。9.在数字布局布线中，使用“非默认规则”(NDR)布线通常指A.采用双倍宽度、双倍间距的金属层B.使用低介电常数材料C.采用多层并行走线D.使用高阻层做电阻答案：A解析：NDR为应对电迁移或压降，对时钟/电源网络采用加宽线宽、加大间距规则，区别于默认最小宽度间距。10.若某ADC微分非线性(DNL)为+0.7LSB，积分非线性(INL)为+1.2LSB，则其有效位数(ENOB)必然A.小于理想分辨率B.等于理想分辨率C.大于理想分辨率D.与DNL无关答案：A解析：INL反映转换曲线偏离理想直线，会降低信噪失真比(SINAD)，根据ENOB=(SINAD1.76)/6.02，ENOB必小于N；DNL仅保证无丢码，不直接决定ENOB。二、多选题（每题3分，共15分，多选少选均不得分）11.下列哪些技术可有效抑制CMOSlatchup效应A.增加阱/衬底接触密度B.使用深n阱隔离C.提高衬底掺杂浓度D.降低电源电压E.增加沟道长度答案：A、B、C、D解析：Latchup依赖PNPN结构正反馈，降低Rwell、Rsub可破坏环路增益；深n阱阻断寄生PNP；高掺杂降低电阻；低电压降低增益；沟长对寄生横向SCR影响小。12.关于低功耗设计，下列属于“动态功耗”分量的有A.短路电流功耗B.负载电容充放电功耗C.亚阈值漏电流功耗D.栅氧隧穿功耗E.反偏二极管漏功耗答案：A、B解析：动态功耗含开关功耗αCV²f与短路功耗；其余为静态漏电流。13.在SoC验证中，下列哪些方法可同时覆盖功能与时序A.静态时序分析(STA)B.门级仿真(GLS)C.形式验证(PropertyChecking)D.硬件加速(Emulation)E.电源完整性仿真(IRDrop)答案：B、D解析：GLS带时序反标，可检查功能与时序违例；Emulation运行真实测试向量，覆盖两者；STA仅时序；形式验证无延时；电源完整性属电气域。14.下列哪些缺陷会导致扫描链(ScanChain)失效A.时钟树缓冲器开路B.扫描使能信号固定为0C.扫描输入端口短接到VDDD.组合逻辑路径延时过大E.扫描输出寄存器建立时间违例答案：A、B、C、E解析：扫描链为串行移位寄存器，时钟失效、使能常0、输入固定、输出寄存器时序违例均阻断移位；组合逻辑延时影响捕获模式，不影响移位。15.关于FinFET工艺，下列说法正确的有A.鳍高(FinHeight)由光刻+刻蚀决定，不可通过版图调整B.同一版图迁移到下一代节点，单位宽度驱动电流提升C.寄生双极晶体管效应比平面器件更严重D.体偏系数(bodyeffect)减弱，阈值调节范围缩小E.自加热效应(selfheating)更显著答案：A、D、E解析：Fin高为工艺参数，版图仅调鳍数；节点缩减迁移需重画；体偏因三面栅控制减弱；鳍结构热传导路径窄，自加热明显；寄生双极被抑制。三、判断题（每题1分，共10分，正确写“T”，错误写“F”）16.在CMOS传输门中，PMOS与NMOS的栅极接相同控制信号。答案：F解析：PMOS栅极需接反相控制信号，实现互补导通。17.金属层介电常数越低，互连RC延时越小。答案：T解析：电容C与介电常数成正比，低κ降低电容，从而减小延时。18.对于同一工艺，SRAM单元比触发器面积小，因采用六管结构共享节点。答案：T解析：SRAM六管实现双稳，面积仅4~6μm²；触发器需20~30晶体管，面积数十μm²。19.在数字综合时，设置过高的时钟不确定性(clockuncertainty)会引入不必要悲观，导致面积减小。答案：F解析：过高不确定度使工具过度优化，插入更多缓冲器，面积增大。20.采用高κ金属栅后，MOSFET栅氧漏电流比SiO₂/polySi结构显著增加。答案：F解析：高κ可在等效厚度不变下增加物理厚度，隧穿电流呈指数下降。21.在版图DRC中，最小沟道长度规则属于“宽度”规则。答案：F属“长度”规则，宽度规则用于金属线宽。22.对于差分信号，奇模阻抗小于偶模阻抗。答案：T奇模场分布更紧密，电容大，阻抗低。23.在芯片级ESD保护中，二极管触发硅控整流器(DTSCR)比ggNMOS触发电压更低。答案：TDTSCR利用二极管链降低触发电压，提高快速响应。24.采用极紫外(EUV)光刻后，多层掩膜版(MLM)数量一定减少。答案：TEUV单次曝光可替代多重图形，减少掩膜层数。25.在SystemVerilog断言中，序列(sequence)可以包含延时采样。答案：Tsequence支持n延时采样，用于描述时序关系。四、填空题（每空2分，共20分）26.某反相器链三级尺寸依次为1×、4×、16×，若第一级输入电容为2fF，则第三级输入电容为________fF，最优延迟与扇出________次方成正比。答案：32；1/3解析：尺寸等比4，第三级2×4²=32fF；最优延迟∝FO^(1/3)，FO为扇出。27.在65nm节点，铝互连电迁移失效模型为Black方程，MTF∝(J⁻ⁿ)exp(Ea/kT)，其中n典型取________，Ea单位________。答案：2；eV解析：铝互连n≈2；激活能Ea以电子伏特计量。28.若ADC理想信噪比SNR=6.02N+1.76dB，则12位ADC理论SNR为________dB，实测SNR=68dB，其ENOB≈________位。答案：74；11解析：6.02×12+1.76=74dB；ENOB=(681.76)/6.02≈11。29.在PLL中，环路带宽ω₋₃dB与参考频率fREF之比通常取________至________，以兼顾抖动与锁定时间。答案：1/10；1/20解析：经验值，过低延长锁定，过高引入参考杂散。30.对于片上LDO，负载电容从零突增至最大时，输出电压下冲ΔV≈Istep·ESR+________，其中第二项与________成正比。答案：Istep·tresponse/CL；负载电容倒数解析：下冲含ESR跌落与电荷缺失，第二项为ΔQ/CL=Istep·tresponse/CL。五、简答题（每题8分，共24分）31.简述“时钟门控”(ClockGating)在降低动态功耗中的原理，并给出两种常见电路实现方式，比较其优缺点。答案：原理：关闭闲置模块时钟，消除无效开关活动，动态功耗αCV²f中α→0。实现方式：1)与门门控：用与门插入时钟路径，使能信号为1时通时钟。结构简单，但易产生毛刺，需保证使能稳定。2)锁存器+与门：使能信号经锁存器在时钟低电平采样，再与CLK相与，消除毛刺。面积略增，功耗降低更彻底，为综合工具常用。优点：与门面积小；锁存器方案无毛刺，可靠。缺点：与门毛刺导致误触发；锁存器增加延迟，需时序验证。32.解释“金属填充”(MetalFill)在CMP工艺中的作用，并说明其对芯片性能可能带来的负面影响及改善方法。答案：作用：CMP依赖机械研磨，金属密度差异导致碟陷(dishing)与侵蚀(erosion)，填充dummymetal提高密度均匀性，改善平整度。负面影响：1)增加寄生电容，导致互连延时上升、串扰加剧；2)形成天线效应，等离子体刻蚀时电荷积累损伤栅氧；3)填充图案产生边缘电容，影响匹配电路。改善：采用浮动填充(floatingfill)减小直流偏置；优化填充形状为矩形阵列，避免长条；在关键高速线周围设置禁止填充区；使用低κ介电层降低附加电容；对射频电路采用密度梯度填充，保持对称。33.描述“硅通孔”(TSV)在3DIC中的热机械可靠性挑战，并给出两种应力缓解设计。答案：挑战：TSV填充铜与硅热膨胀系数差大(αCu=17×10⁻⁶K⁻¹，αSi=2.6×10⁻⁶K⁻¹)，热循环产生剪切应力，导致KeepOutZone(KOZ)内载流子迁移率下降、裂纹、界面分层。缓解设计：1)环形TSV：保留中心硅柱，减少铜体积，降低等效CTE差，应力减小30%；2)缓冲聚合物衬垫：在TSV侧壁沉积苯并环丁烯(BCB)柔性层，吸收应力，KOZ缩小至2μm；3)梯度铜填充：底部高杂质铜，顶部低杂质，利用屈服强度差异释放应力；4)微泵结构：在TSV阵列间布置释放槽，提供膨胀空间。（任答两点即可）六、计算题（共31分）34.（10分）某180nm工艺下，NMOS参数：μnCox=300μA/V²，Vt=0.5V，W/L=10μm/0.18μm，负载电容CL=100fF，电源电压1.8V。计算其饱和区最大漏电流，并估算本征延迟tp0=CL·VDD/(2Idsat)。答案：Idsat=0.5·μnCox·(W/L)·(VgsVt)²=0.5×300×10⁻⁶×(10/0.18)×(1.80.5)²≈14.1mAtp0=100×10⁻¹⁵×1.8/(2×14.1×10⁻³)≈6.4ps解析：饱和电流公式代入；本征延迟定义为输出摆幅VDD/2所需充放电时间近似。35.（10分）一条全局时钟线长10mm，宽0.5μm，厚度0.5μm，电阻率ρ=2.2×10⁻⁸Ω·m，驱动器输出电阻50Ω，接收端电容100fF，忽略电感，估算50%延时t50%=0.38RC，并判断是否需要中继器(repeater)。答案：R=ρL/A=2.2×10⁻⁸×10×10⁻³/(0.5×10⁻⁶×0.5×10⁻⁶)=880ΩC=CL=100fF（题目简化仅末端）t50%=0.38×880×100×10⁻¹⁵≈33ps实际分布式RC，Elmore延时≈0.5RC=44ps，远小于时钟周期(假设2ns)。结论：无需中继器。解析：全局线若纯末端电容，延时小；若考虑沿线分布式电容(≈0.2fF/μm，总2pF)，则Elmore=0.5×880×2×10⁻¹²=0.88ns，