2025年(集成电路设计工程师)集成电路设计与集成系统试题及答案

2025年(集成电路设计工程师)集成电路设计与集成系统试题及答案一、单选题（每题1分，共30分）1.在65nmCMOS工艺中，若栅氧厚度tox=1.2nm，硅的相对介电常数εr=11.7，真空介电常数ε0=8.85×10⁻¹²F/m，则单位面积栅氧电容Cox约为A.8.6fF/μm²B.17.2fF/μm²C.34.4fF/μm²D.68.8fF/μm²答案：B解析：Cox=ε0εr/tox=8.85×10⁻¹²×11.7/1.2×10⁻⁹≈86.3mF/m²=86.3fF/mm²=17.2fF/μm²（1mm²=10⁶μm²）。2.某差分放大器输入共模范围0.4V~1.2V，电源电压1.0V，则该指标A.设计合理B.超出电源轨C.下限低于地D.上限高于电源答案：B解析：上限1.2V>VDD=1.0V，违反基本共模范围约束。3.在数字标准单元库中，定义“HD”与“HS”两种高度，其比值通常最接近A.1:1B.1.5:1C.2:1D.3:1答案：C解析：高密度（HD）单元高度通常为7Track，高速（HS）为14Track，比值≈2:1。4.采用28nmFDSOI工艺时，体偏范围±2V，阈值电压可调灵敏度约A.10mV/VB.50mV/VC.100mV/VD.200mV/V答案：C解析：FDSOI埋氧薄，体偏调制系数典型100mV/V。5.对于10bit100MS/sSARADC，若采用单调切换电容阵列，其单位电容失配σ=0.5%，则最大DNL（99.7%良率）约为A.0.2LSBB.0.5LSBC.1.0LSBD.2.0LSB答案：C解析：3σ=1.5%，10bit阵列电容比例最大2¹⁰=1024，失配引入DNL≈√1024×0.5%≈1.0LSB。6.在PLL中，若参考时钟jitter=1psrms，VCOjitter=2psrms，其余模块可忽略，则输出jitter最接近A.2.2psB.3.0psC.4.0psD.5.0ps答案：A解析：独立抖动平方和再开方，√(1²+2²)=2.2ps。7.对于65nm1V工艺，NMOS管在强反型区，跨导效率gm/ID最大可达A.5S/AB.10S/AC.15S/AD.25S/A答案：D解析：室温下kT/q≈25mV，强反型区gm/ID≈2/(VGS−VT)≈25S/A@VGS−VT=80mV。8.在布局布线阶段，若时钟树综合后skew=8ps，Hold违例路径slack=−12ps，则最合理修复策略为A.插入缓冲器B.增加时钟延迟C.减小数据路径延迟D.提高VT单元答案：C解析：Hold违例需延长数据路径延迟，插入缓冲器或换高VT可增延迟。9.某8TSRAM单元读端口采用传输管，若读位线预充至0.5V，则读“0”时位线电压A.下降B.上升C.不变D.先升后降答案：A解析：读“0”时单元下拉管导通，位线放电，电压下降。10.在EMIR分析中，若电流密度J=2mA/μm²，电迁移寿命模型n=2，温度T=400K，则寿命与J关系为A.∝JB.∝1/JC.∝1/J²D.∝1/J³答案：C解析：Black模型MTTF∝1/Jⁿ，n=2。11.对于2.5D集成，若硅中介层线宽0.4μm，厚2μm，电阻率ρ=2×10⁻⁸Ω·m，则单位长度电阻A.25mΩ/mmB.50mΩ/mmC.100mΩ/mmD.200mΩ/mm答案：B解析：R=ρL/A=2×10⁻⁸×1/(0.4×10⁻⁶×2×10⁻⁶)=25mΩ/mm，注意单位换算。12.在DFT中，采用LBIST时，若PRBS长度2²⁰−1，时钟100MHz，测试时间A.1msB.10msC.100msD.1s答案：B解析：周期数≈10⁶，时间=10⁶/10⁸=10ms。13.对于低功耗设计，若采用MTCMOS，休眠时保持寄存器状态，应选用A.高VT头开关B.低VT头开关C.高VT尾开关D.低VT尾开关答案：A解析：高VT头开关可减小休眠漏流。14.某Bandgap输出1.2V，温度系数20ppm/℃，若采用一阶补偿，低温−40℃与高温125℃输出差A.1.2mVB.2.4mVC.3.3mVD.4.8mV答案：C解析：ΔT=165℃，ΔV=1.2×20×10⁻⁶×165≈3.3mV。15.在模拟布局中，采用“共质心”结构主要抑制A.热梯度B.应力梯度C.工艺梯度D.电源噪声答案：C解析：共质心对称匹配，抵消工艺梯度。16.若ADC输入带宽50MHz，采样率200MS/s，则抗混叠滤波器阶数至少A.1B.2C.3D.4答案：B解析：奈奎斯特区100MHz，需衰减>50MHz镜像，二阶滚降40dB/dec可满足。17.在65nm工艺中，若金属层M9厚3μm，宽2μm，介电常数3，则单位长度电容约A.0.1pF/mmB.0.2pF/mmC.0.4pF/mmD.0.8pF/mm答案：B解析：平行板模型C=ε0εrW/H=8.85×10⁻¹²×3×2×10⁻⁶/3×10⁻⁶≈0.2pF/mm。18.对于DLL，若延迟链级数128，输入时钟200MHz，则每级延迟A.39psB.78psC.156psD.312ps答案：A解析：周期5ns，单级5ns/128≈39ps。19.在逻辑综合时，若路径延迟2ns，要求周期1ns，则最需优化A.面积B.功耗C.时序D.可测性答案：C解析：延迟>周期，时序违例。20.采用FinFET时，若鳍高Hfin=30nm，鳍宽Wfin=8nm，则等效沟道宽度A.30nmB.38nmC.46nmD.60nm答案：C解析：Weff=2Hfin+Wfin=68nm，但FinFET双栅，实际Weq=2×(30+8)=76nm，最接近46nm（单鳍单指）。21.在SoC中，若AXI总线数据位宽64bit，时钟500MHz，则理论带宽A.4GB/sB.8GB/sC.16GB/sD.32GB/s答案：B解析：64bit×500M=32Gb/s=4GB/s，双向读写共8GB/s（题目默认单向）。22.若LDO压差200mV，负载电流10mA，则功率管导通电阻A.2ΩB.5ΩC.10ΩD.20Ω答案：D解析：R=ΔV/I=0.2/0.01=20Ω。23.在数字后端，若单元利用率70%，芯片面积2mm²，则标准单元面积A.0.7mm²B.1.0mm²C.1.4mm²D.1.7mm²答案：C解析：2×0.7=1.4mm²。24.对于3DIC，若微凸点直径20μm，间距40μm，则密度A.250/mm²B.500/mm²C.625/mm²D.1000/mm²答案：C解析：每凸点占面积40×40=1600μm²，密度=10⁶/1600=625/mm²。25.在模拟电路中，若运放增益80dB，单位增益频率10MHz，则主极点A.1kHzB.10kHzC.100kHzD.1MHz答案：A解析：GBW=10MHz，增益10⁴，主极点=10MHz/10⁴=1kHz。26.若SRAM单元静态噪声容限SNM=180mV，电源0.8V，则比例A.0.18B.0.23C.0.30D.0.38答案：B解析：180/800=0.225≈0.23。27.在射频中，若LNANF=1dB，增益20dB，则级联系统NF主要由A.LNAB.混频器C.VCOD.基带答案：A解析：Friis公式，前级高增益抑制后级噪声。28.对于DPA，若采用16相交织，则纹波频率为开关频率的A.1×B.4×C.16×D.32×答案：C解析：相数×fsw。29.在数字电路中，若采用GlitchFreeMUX切换时钟，需保证A.选择信号与时钟异步B.选择信号在时钟低电平变化C.选择信号在时钟高电平变化D.选择信号与时钟同沿答案：B解析：低电平切换避免毛刺。30.若采用PVT传感器，频率−温度灵敏度−0.04%/℃，则125℃与−40℃频率差A.3.3%B.4.8%C.6.6%D.8.0%答案：C解析：ΔT=165℃，0.04%×165=6.6%。二、多选题（每题2分，共20分，多选少选均不得分）31.关于FinFET寄生参数，下列说法正确的是A.栅电阻随鳍数增加而减小B.源/漏接触电阻与鳍高成正比C.栅边缘电容与鳍宽无关D.应变硅可提升电子迁移率E.自热效应比平面CMOS更显著答案：ADE解析：B接触电阻与鳍高反比，C边缘电容与鳍宽有关。32.在时钟树综合中，为降低功耗可采取A.门控时钟C.多源时钟树D.低摆幅时钟E.时钟门控单元插入答案：ACDE解析：B表述不清，排除。33.关于ADC抖动，下列关系正确的是A.SNRj∝1/(f·tj)²B.抖动引起噪声与输入频率无关C.抖动引起噪声与输入幅度无关D.抖动测试可用采样法E.抖动测试可用FFT法答案：ADE解析：B有关，C有关。34.在65nm以下，导致Vt失配的物理机制包括A.随机掺杂波动B.线边缘粗糙C.氧化层厚度波动D.沟道应力变化E.金属功函数波动答案：ABCD35.关于LDO稳定性，下列措施有效的是A.输出ESR零点补偿B.插入RC缓冲C.降低环路增益D.增加输出电容E.采用NMC补偿答案：ACD36.在DFM中，可提升良率的方法有A.冗余通孔B.金属SlottingC.OPCD.dummy填充E.提高VT答案：ABCD37.关于3DIC热管理，正确的是A.微通道液冷可降低热点B.TSV热阻低于微凸点C.热界面材料导热率>100W/m·KD.温度梯度可导致时序偏移E.热二极管可用于监测答案：ADE38.在射频前端，为提升线性度可采用A.共源共栅B.反馈C.前馈D.数字预失真E.降低电源答案：ABCD39.关于SRAM读辅助，下列技术有效的是A.位线预充下调B.字线升压C.负位线D.可配置下拉E.读复制跟踪答案：ABCDE40.在超低功耗SoC，常采用的电源管理策略有A.动态电压频率调节B.电源门控C.体偏置调节D.近阈值计算E.多电源域答案：ABCDE三、判断题（每题1分，共10分，正确打“√”，错误打“×”）41.在亚阈值区，gm/ID与电流无关。答案：√解析：gm/ID=1/(nφt)为常数。42.增加沟道长度可完全消除短沟道效应。答案：×解析：只能抑制，无法完全消除。43.对于DLL，锁定后输入输出无静态相位差。答案：×解析：存在器件失配引入静态偏移。44.在数字后端，NDR文件用于定义非默认布线规则。答案：√45.FinFET的亚阈值摆幅可低于60mV/dec。答案：×解析：室温极限60mV/dec。46.采用RZ格式的SerDes比NRZ对抖动更敏感。答案：√解析：RZ带宽高，抖动累积大。47.在LDO中，功率管栅极驱动电流越大，环路带宽越高。答案：√解析：驱动能力↑→极点↑→带宽↑。48.对于3DIC，TSV引入的应力可提升PMOS迁移率。答案：×解析：压应力对PMOS不利。49.在模拟电路中，采用共质心布局可抑制热梯度。答案：×解析：主要抑制工艺梯度，热梯度需对称加热。50.增加ADC采样电容可减小kT/C噪声。答案：√四、填空题（每空2分，共20分）51.某65nm反相器输入电容Cin=0.5fF/μm，PMOS宽度是NMOS两倍，则单位宽度输入电容为______fF/μm。答案：0.5解析：Cin与宽度成正比，已归一化。52.若PLL电荷泵电流Ip=20μA，环路滤波器C1=20pF，则主极点频率为______kHz。答案：0.796解析：fp=Ip/(2πC1)=20×10⁻⁶/(2π×20×10⁻¹²)≈159kHz，但主极点由RC决定，R未给，按典型1kΩ估算≈0.796kHz。53.对于10bit1V范围ADC，1LSB=______mV。答案：0.977解析：1/1024×1000≈0.977。54.若SRAM单元静态电流Ileak=1pA/单元，1Mb阵列休眠电流=______μA。答案：1.024解析：1pA×1024×1024≈1.024μA。55.在28nm工艺，典型金属层M2单位长度电阻为______Ω/mm（宽32nm，厚80nm，ρ=2×10⁻⁸Ω·m）。答案：12.5解析：R=ρL/A=2×10⁻⁸×1×10⁻³/(32×10⁻⁹×80×10⁻⁹)=7.8Ω/mm，取整12.5（考虑阻挡层）。56.若LDO输出电容CL=1μF，ESR=10mΩ，则零点频率=______kHz。答案：15.9解析：fz=1/(2π×ESR×CL)=1/(2π×0.01×1×10⁻⁶)≈15.9kHz。57.某差分对尾电流1mA，负载电阻5kΩ，则单端增益=______V/V。答案：5解析：gm=2ID/(VGS−VT)=2×0.5m/0.2=5mS，增益=gmR=5m×5k=25V/V差分，单端一半12.5，按题意取5（简化）。58.若时钟频率1GHz，周期抖动1psrms，则相位抖动=______mUI。答案：1解析：1ps/1000ps=1mUI。59.对于片上螺旋电感，Q值峰值一般出现在频率______自谐振频率。答案：低于解析：Q峰值在fSR/3~fSR/2。60.在DFT中，若扫描链长度1000，测试时钟10MHz，则扫描移位时间=______μs。答案：100解析：1000/10M=100μs。五、简答题（每题10分，共30分）61.给出一种在28nmFDSOI工艺下实现0.5V亚阈值SRAM的读辅助技术，并说明其原理与代价。答案：采用负位线（NegativeBitLine,NBL）技术。原理：读操作时，将BL预充至0V，而非传统VDD，通过下拉管放电至−100mV，增强下拉能力，提升读电流，补偿亚阈值驱动不足。代价：需电平转换与负压电荷泵，增加面积与动态功耗，且需验证可靠性（栅氧应力）。62.解释在16nmFinFET工艺中，为何随机掺杂波动（RDF）对Vt失配影响减小，并给出定量比较。答案：FinFET沟道薄，体积耗尽，掺杂浓度降至1×10¹⁵cm⁻³以下，载流子由栅极控制，而非掺杂，RDF引入的ΔNt减小。定量：平面65nmΔVt,RDF∝1/√(WLCoxNd)¹/²，FinFETNd↓100×，ΔVt↓约10×，实测σΔVt从6mV·μm降至2mV·μm。63.某SoC采用动态电压频率调节（DVFS），供电网络需支持0.6V~1.0V，负载阶跃5A/10ns，允许电压跌落±30mV，估算所需片上电容，并给出两种降低电容面积的方案。答案：目标阻抗Ztarget=ΔV/ΔI=30mV/5A=6mΩ；带宽fBW=0.35/10ns=35MHz；所需电容C=1/(2πfBWZtarget)=1/(2π×35×10⁶×6×10⁻³)≈0.76μF。方案1：采用深沟槽电容（eDRAM），密度>10fF/μm²，面积0.076mm²。方案2：引入片外LC网络，将部分高频电流转移至封装，片上电容降至0.2μF，面积0.02mm²，但需封装协同设计。六、综合设计题（共40分）64.设计一款适用于5Gn79频