数字集成电路-从经典物理到智能设计 课件 7. 导线

前沿晶体管简介FinFET与GAAFET芯片制程（主要介绍FinFET）数字集成电路导线导线如何把芯片里的元器件连起来芯片上的互连器件器件0.35um工艺0.1um工艺5层铝导线8层铜导线钨插塞铜插塞氧化物绝缘低K绝缘芯片上的铜导线与铝导线互连中的寄生参数效应降低可靠性：额外的噪声来源影响性能和功耗：传播延时增加&功率分布寄生参数效应类型电容电阻电感寄生参数效应的影响导线原理图物理导线一个总线网络中的每条导线把一个（或多个）发送器连至一组接收器每条导线是由一系列不同长度和几何尺寸导线构成所有的导线段都在统一互连层上实现并通过一层绝缘材料与硅衬底及相互间隔离导线发送端接收端考虑互连线寄生电容、电阻和电感的完整的电路模型仅考虑电容的模型导线模型电路元件分布于导线整个长度（当导线长度远远大于宽度时）

如果导线的电阻很大或外加信号的上升和下降时间很慢

电感的影响可以忽略

当导线很短、截面很大，或所采用的互连材料电阻率很低时（电阻很小）可以采用只含电容的模型

相邻导线间的间距很大，或当导线只在一段很短的距离上靠近在一起时

导线间的电容可以被忽略，所有的寄生电容可以被模拟成接地电容互连寄生参数效应的简化导线电容参数提取工具经验数据信号延迟‌：寄生电容会延长信号上升/下降时间，降低电路速度串扰‌：相邻导线的耦合电容会导致信号相互干扰功耗增加‌：电容充放电过程消耗动态功耗电容对电路性能的影响‌W>>tdi电容正比于两个导体之间相互重叠的面积而反比于它们之间的间距减小工艺尺寸的同时使导线电阻最小→导线截面W×H尽可能大

较小的W值可得到较密集的布线，较少的面积占用→W/H(下降)平板电容模型电流WLHtdi绝缘层衬底电场线典型绝缘材料的相对介电常数Materialεr​Freespace1Aerogels~1.5Polyimides(organic)3-4Silicondioxide3.9Glass-epoxy(PCboard)5SiliconNitride7.5Alumina(package)9.5Silicon11.7W-H/2H+(a)(b)(W/H)<1CfringeCppCfringe平板电容器模型不适用！边缘场等效模型wH边缘电容互联线电容与W/H的关系W/H较大：

总电容接近平板电容模型

W/H<1.5：

边缘电容部分变成主要部分线宽小于绝缘层厚度：

总电容会趋于大约1pF/cm的常数值边缘场效应T/H=1T/H=0.5平板电容

THWW/H当W/H<1.5时边缘电容起主要作用每条导线不只与接地的衬底耦合且与处在同一层及相邻层上的临近导线耦合浮空电容形成噪声源影响电路性能互连线电容互连线电容(0.25umCMOS)FieldActivePolyAl1Al2Al3Al4Poly8854Al1304157404754Al21315173625272945Al38.99.41015411819202749Al46.56.878.91535141515182745Al55.25.45.46.69.1143812121214192752典型.25um工艺导线的平面电容和边缘电容值表中各行代表电容的上极板各列代表它的下极板阴影为边缘电容工艺层PolyAl1Al2Al3Al4Al5电容4095858585115布置在同一层彼此间有最小间距的平行导线间电容的典型值同时包括平行板和边缘电容两部分典型.25umCMOS工艺不同互连层上每单位导线长度的线间电容互连线电容(0.25umCMOS)全局信号分布在整个芯片。导线长度10cm，考虑一条布置在第一层铝上的10cm长，1um宽Al线。

计算总电容：

平面电容：Cpp=(1x105)um2x30aF/um2=3pF

边缘电容：Cfringe=2x105umx40aF/um=8pF

总电容：Ctotal=11pF

如有第二条导线布置在其侧，彼此间相隔最小允许距离。

计算二者耦合电容：Cinter=105umx95aF/um=9.5pF

近似等于总的对地电容；如将其放置在Al4层，对地总电容减小至3.45pF，而线间电容保持近似不变，

仍为8.5pF。导线电容例子导线电阻薄层电阻R□对于给定工艺，H为常数一个方块导体的电阻与其绝对尺寸无关□导线电阻WLd电阻的控制是集成电路设计中的核心挑战之一需结合材料特性、工艺参数和版图设计综合优化‌薄层电阻表示单位正方形导体的电阻常用导体电阻率多晶只用于局部互连尽管扩散层的薄层电阻与多晶相当

但它具有较大的电容及相应较大的RC延时.25umCMOS工艺薄层电阻导线电阻自对准工艺兼容性‌：多晶硅栅可耐受高温退火、支持自对准工艺、减少寄生电容‌‌阈值电压调控‌：多晶硅可通过掺杂调节功函数、灵活控制NMOS和PMOS的阈值电压‌界面缺陷少‌：Si/SiO₂界面缺陷密度低，优于金属/绝缘体界面，有利于器件稳定性多晶硅栅n+n+SiO2多晶硅p硅化物：硅和一种难熔金属形成的合成材料n+n+SiO2p接触电阻：布线层间的转接会给导线带来额外的电阻多晶硅良好的附着力硅化物高导电性多晶硅化物多晶硅化物栅MOSFET‌低接触电阻‌‌高温稳定性‌‌工艺兼容性‌AI辅助问题：现代集成电路的栅电极材料R□=0.075Ω/□，10cm长,1um宽,Al1线Rwire=0.075Ω/□

×

(1x105

μm)/(1μm）=7.5kΩ导线电阻例题

导线电阻在高频下变成与频率有关高频电流倾向于在导体的表面流动

导体的有效横截面积减小

电阻增大

其电流密度随进入导体的深度而呈指数下降——趋肤效应

趋肤深度δ：电流下降为其额定值e-1时所处深度f：信号频率μ：电介质磁导率铝在1GHz时趋肤深度2.6微米铜在10

GHz时趋肤深度仅0.66微米导线的电阻线性？不变？趋肤效应对电阻的影响电流几乎完全集中在表面薄层导致电阻显著增加δHW假设电流均匀流过这个导体的厚度为δ的外壳高频时单位长度电阻表达式：高频时电阻的增加可引起导线上传送信号的额外衰减产生失真趋附深度等于导体最大尺寸（W或H）一半时的频率fs：f<fs

整个截面均通电流

时钟线

最高频率

较宽以限制电阻趋肤效应对电阻的影响导线的总截面局限在2(W+H)δ

高频时电阻的增加可引起导线上传送信号的额外衰减产生失真

趋肤效应会导致信号上升时间变慢、传输线损耗增加

进而影响芯片的时序和功耗‌

例如:高频信号通过键合线时趋肤效应可能使等效电阻比直流值高50%以上‌趋附深度等于导体最大尺寸（W或H）一半时的频率

fs：f<fs

整个截面均通电流趋肤效应对电阻的影响导线模型从互连的几何尺寸和拓扑结构求出电容、电阻和电感——确定其对延时、功耗和可靠性的影响理想导线无任何附加参数或寄生元件的简单连线被假设为‌零电阻、零电感、零电容‌的等势体对电路电气特性无任何影响电压在任意时刻和位置均保持一致理想导线表现为一等势体且不引入信号延时理想导线导线的电路寄生参数沿其长度分布

无法集总在一点当只有一个寄生元件占支配地位时

这些寄生元件间的相互作用很小

或只考虑电路特性的一个方面时

可将各个不同寄生元件部分集总成单个的电路元件

导线的电阻部分很小

工作在中低开关频率

仅考虑导线电容部分可用于分析数字IC的大多数互连线理想导线和集总模型VoutCwire驱动集总CVoutRdriverVinRdriver=10kΩ,10cm长,1um宽,Al1线,Ctotal11pFRC电路工作可用以下常微分方程描述：当外加一阶跃输入Vin

：0→V0→50%10→90%集总模型集总CVoutRdriverVin长度超过几个毫米集总电容模型不再适用（导线电阻较大）‌集总RC模型‌适用条件‌：导线长度较短，电阻和电容可近似为集中参数方法‌：将每段导线的总电阻集总为单个电阻R，总电容集总为单个电容C，形成树状RC网络优势‌：简化计算，适用于分析信号延时和瞬态响应‌分布RC模型‌‌适用条件‌：长互联线或高频信号传输，需考虑参数的空间分布特性挑战‌：多电容-电阻电路无收敛解，需借助数值方法或近似算法集总与分布RC模型N个节点中每一个最初都被放电至地Elmore延时01rR1R2R4R3RiCiC1C2C4C31234i模型假设与适用性‌‌输入节点唯一性‌：信号仅从单一节点注入确保路径唯一性‌电容接地‌：所有寄生电容均接地避免节点间耦合电容的复杂性‌‌无电阻回路‌：保证树状结构无环路简化延时计算‌共享路径电阻例如：Ri4=R1+R3源节点r和该电路的任何节点i之间存在一条唯一的电阻路径：Rr4=R1+R3+R40→1Elmore延时rR1R2R4R3RiCiC1C2C4C31234iR1C1C2R2Ri-1Ci-1RiCiRNCNrΔLVoutVinrΔLrΔLrΔLrΔLcΔLcΔLcΔLcΔLcΔLVi-1ViVi+1Elmore延时总长为L的导线被分隔成完全相同的N段单位长度电阻：r、单位长度电容：c每段长度=L/N

每段电阻：Rseg=rL/N

每段电容：Cseg=cL/N根据Elmore延时公式：当N较大时，模型渐进趋于分布式rc线:导线的延时是长度的二次函数Section1Section2Section3Section4Section5Section6driverRsctCscttpddufRscttpddufCsctrepeater2repeater1repeater3driversegment1segment3segment2‌时钟网络设计‌：常用于估算时钟树延时指导布局优化（如缓冲器插入）AI扩展讨论‌与线负载模型结合‌：布局前可通过线负载模型（WLM）预估算电阻和电容辅助Elmore模型快速评估延时‌Elmore延时工程应用节点i处的电压确定（电流方程）扩散方程无收敛解！集总RC梯形网络计算机辅助分析L:导线总长r,c:单位长度电阻、电容V：导线上特定点电压x：该点与信号源距离t<<RCt>>RC分布rc的电路符号分布RC线导线上不同点处电压随时间的波形自导线始端波形迅速变差长导线中引起相当长的延时长导线延时模拟得到的电阻-电容导线的阶跃响应与时间及位置的关系集总与分布RC网络的阶跃响应-近似一半RC模型电压范围集总RC网络分布RC网络0→50%(tp)0.69RC0.38RC0→63%(τ)RC0.5RC10%→90%(tᵣ)2.2RC0.9RC集成电路中导线电阻电容与EDA布局布线之间的关系一、导线电阻电容对布局布线的物理约束‌电阻效应‌导线电阻（R=ρL/A）随长度增加而增大，导致信号延迟和功耗上升。在布局阶段需优先缩短关键路径走线长度，例如时钟网络布线需采用最短路径策略以减少延迟‌。‌电容耦合‌导线间电容（C∝ε/d）随间距缩小而增大，引发串扰。布线时需通过增加间距或插入屏蔽线（如地线）来抑制耦合，例如在高速信号线两侧布置地线可降低30%以上串扰‌。串扰:当M2上的周期性脉冲信号翻转的时候（由于寄生电容的存在）就会影响到M1上的信号带来周期性的干扰VsignRC1C2C3M1M2噪声近场电磁:假如中间导线是高频时钟信号会产生电场产生磁场在右侧产生信号而这个信号是右侧导线所不期望的噪声互连线磁场近电磁场噪声噪声衬底噪声：混合信号系统中数字电路会不停对衬底注入噪声特别在时钟跳变时→衬底电压会跳变干扰信号的大小与引入噪声的器件尺寸成正比噪声会传递到模拟电路部分衬底也会向电阻和电容注入噪声M1数字电路模拟电路噪声时钟跳变？？屏蔽M1M2衬底地信号阱M1信号同轴屏蔽信号屏蔽方向垂直信号屏蔽方向垂直地数字信号模拟信号信号屏蔽方向水平同轴屏蔽M1地信号信号M2M3地地环形同轴屏蔽

同轴屏蔽噪声解决方法之一集成电路中导线电阻电容与EDA布局布线之间的关系二、EDA工具对电阻电容的优化处理‌约束驱动布线‌EDA工具通过设