数字集成电路-从经典物理到智能设计 课件 9. 反相器动态特性

数字集成电路反相器动态特性传输延迟反相器传播延时取决于它分别通过PMOS和NMOS管充电和放电负载电容所需要的时间使电容尽可能小是实现高性能CMOS电路的关键电容的非线性导致计算复杂假设所有的电容一起集总成一个单个的电容CL位于Vout和GND之间CL包括：栅漏电容Cgd12扩散电容Cdb1和Cdb2连线电容Cw扇出的栅电容Cg3和Cg4计算电容值VinVDDVoutCWVDDVout2Cg4M4M3M1M2Cdb1Cdb2Cgd12Cg3在输出过渡的前半部，M1和M2不是断开就是处在饱和模式Cgd12只包括M1和M2的覆盖电容，沟道电容不起作用（处于栅-体或栅-源之间）集总电容模型要求用接地电容来代替浮空的栅漏电容（通过密勒效应实现）一个在其两端经历大小相同但相位相反的电压摆幅的电容可以用一个两倍于该电容值的接地电容代替Cgd=2Cgd0W栅漏电容Cgd12VinΔVM1Cgd1VoutΔVVinM1ΔV2Cgd1VoutΔV漏和体之间的电容来自反向偏置的pn结这样的电容高度非线性并且在很大程度上取决于所加的电压结电容用一个线性电容来代替电压和电流波形有微小误差但该简化对逻辑延时没有明显的影响

Ceq=KeqCj0（零偏结电容）

扩散电容Cdb1和Cdb2VinVDDVoutCWVDDVout2Cg4M4M3M1M2Cdb1Cdb2Cgd12Cg3由连线引起的电容取决于连线的长度和宽度并且与扇出离开驱动门的距离和扇出门的数目有关连线电容VinVDDVoutCWVDDVout2Cg4M4M3M1M2Cdb1Cdb2Cgd12Cg3Cfan-out=Cgate(NMOS)+Cgate(PMOS)扇出的栅电容Cg3和Cg4在两方面进行简化：它假设栅电容的所有部分都连在Vout和GND(VDD)之间

并忽略了栅漏电容上的密勒效应（对精度影响较小）近似认为所连接门的沟道电容在我们所关注的时间内保持不变

忽略电容的这一变化会使估计值产生大约10％的误差

但对一阶分析可以接受VinVDDVoutCWVDDVout2Cg4M4M3M1M2Cdb1Cdb2Cgd12Cg3本征电容≈外部负载电容Cgd1+Cgd2+Cdb1+Cdb2≈Cg3+Cg4+Cw本征电容与外部负载电容本征电容：由扩散电容和覆盖电容组成外部负载电容：由导线和所连接的门组成PolysiliconInOutVDDGNDPMOSNMOS3/29/24×4λ23×1λ25×9λ242λ2金属1特定设计场景下的经验性目标而非普适等式实际设计中需结合工艺参数、工作频率和功耗要求动态调整‌电容表达式值fF（H→L）值fF（L→H）Cgd12CGDOnWn0.230.23Cgd22CGDOpWp0.610.61Cdb1KeqnADnCj+KeqswnPDnCjsw0.660.90Cdb2KeqpADpCj+KeqswpPDpCjsw1.51.15Cg3CGDOnWn+CGSOnWn+COXWnLn0.760.76Cg4CGDOpWp+CGSOpWp+COXWpLp2.282.28Cw提取参数0.120.12CL6.166.053fF3.16fF2.89fF3.16fF本征电容≈外部负载电容本征电容与外部负载电容CL和i是v的非线性函数传播延时：一阶分析CLVoutVDDIavVin=VDD

tpHL=CVswing/2Iav手工计算:tpHL=0.69ReqCLMOS管平均导通电阻Req一阶线性RC电路传播延时：一阶分析CLVDDReqVoutVin=VDD积分近似推导见下页积分近似推导（1）积分近似推导（2）积分近似推导（3）tp=0.69CL(Reqn+Reqp)/2由一个电压阶跃激励时电路的传播延时正比于这个电路的下拉电阻和负载电容形成的时间常数由低至高的传播延时说明：这一分析假设等效的负载电容对于由高至低及由低至高的翻转近似相同相同的上升/下降延时可通过使Reqn=Reqp实现传播延时CL（H→L）

CL（L→H）

电容表达式值fF（H→L）值fF（L→H）Cgd12CGDOnWn0.230.23Cgd22CGDOpWp0.610.61Cdb1KeqnADnCj+KeqswnPDnCjsw0.660.90Cdb2KeqpADpCj+KeqswpPDpCjsw1.51.15Cg3CGDOnWn+CGSOnWn+COXWnLn0.760.76Cg4CGDOpWp+CGSOpWp+COXWpLp2.282.28Cw提取参数0.120.12CL6.166.053fF3.16fF2.89fF3.16fF本征电容与外部负载电容CLHL=6.1fFCLLH=6.0fFVDD=2.5VReqn=13kΩReqp=31kΩ(W/L)n=1.5(W/L)p=4.5?tpHLtpLHVinVoutCGD

=39.9ps=31.7ps瞬态响应SPICE模拟结果模拟延时大于估计延时！！0.25um反相器的传播延时（不考虑

λ）多数情况下，电路中上述条件下延时基本与电源电压无关当VDD

接近2VT时tp

将会迅速增加CMOS反相器传播延时与电源电压关系如何优化门延时CMOS反相器传播延时与电源电压关系减小CL：门本身的扩散电容互联线电容（版图优化）和扇出电容（尽量减小漏区面积）增加晶体管的W/L：增加晶体管尺寸也增加电容一旦本征电容开始超过由连线和扇出构成的外部负载增加门的尺寸就不能再对减少延时有帮助提高VDD：以能量损耗来换取性能但电压超过一定程度后改善就会非常有限减小门传播延时宽度比为3~3.5可以获得对称的VTC和相同的传播延时

但并不意味着同时得到最小的总传播延时可通过减小PMOS器件的宽度来加快反相器的速度——PMOS较宽可增加充电电流改善反相器的tpLH

但由此产生较大的寄生电容使tpHL变差当两个相反的效应存在时

必定存在一个晶体管的宽度比使反相器的传播延时最小从设计角度考虑传播延时PMOS/NMOS两个完全相同的CMOS反相器串联第一个门的负载电容可近似为：负载电容Inv1Inv2VinVDDVoutCWVDDVout2Cgp2M4M3M1M2Cdn1Cdp2Cgd12Cgn2设

r=Reqp/Reqn:

尺寸完全相同的PMOS和NMOS晶体管的电阻比当

β

=(W/L)p/(W/L)n

所有晶体管电容以近似相同比例扩大由忽略导线电容：tp=0.69CL(Reqn+Reqp)/2延时最小时PMOS与NMOS尺寸比的比求极值：推导过程见下页β=2.4(31k/13k)反相器可得到对称的瞬态响应由最优性能值为1.6模拟得到的反相器传播延时与PMOS对NMOS管比值的关系tpHLtpLHtp1.92.4延时最小时PMOS与NMOS尺寸比的比最优点tp最小下面讨论的前提：反相器具有相同的tpLHandtpHLa.负载电容包括b.晶体管尺寸如何影响门的性能？本征延时首先必须建立起上式中的各种参数和尺寸系数S之间的关系尺寸系数S——将反相器的晶体管尺寸最小尺寸反相器的晶体管大小联系起来考虑性能时反相器尺寸的确定反相器的本证延时tp0与门的尺寸无关——只取决于工艺和反相器的版图当无外部负载时门驱动强度的提高被相应增加的电容抵消无穷大的S可以消除任何外部负载的影响但任何大得多的尺寸系数S均会增加门所占尺寸S尺寸因子:Cint包括扩散电容和密勒电容（均正比于晶体管宽度W）考虑性能时反相器尺寸的确定tpHL=0.69ReqCLCint=3.0fFCext=3.16fFCext/Cint≈1.05固定负载自载效应:本征电容起主要作用考虑性能时反相器尺寸的确定尺寸放大系数为5时tp已经得到了大部分的改善尺寸系数大于10时几乎得不到任何额外的收益对于确定的CL:需要多少级反相器能获得最小延时?如何确定这些反相器的尺寸?反相器的输入栅与本征输出电容Cint=γCgγ只与工艺有关，对大多数亚微米工艺

γ

≈1

首先建立起反相器的输入栅电容Cg与本征输出电容Cint间关系（正比于门的尺寸）加大反相器的尺寸可以减小自身的延时但也加大了其输入电容即作为前一级门负载而增加反相器链！确定反相器链的尺寸InOutCL电容表达式值fF（H→L）值fF（L→H）Cgd12CGDOnWn0.230.23Cgd22CGDOpWp0.610.61Cdb1KeqnADnCj+KeqswnPDnCjsw0.660.90Cdb2KeqpADpCj+KeqswpPDpCjsw1.51.15Cg3CGDOnWn+CGSOnWn+COXWnLn0.760.76Cg4CGDOpWp+CGSOpWp+COXWpLp2.282.28Cw提取参数0.120.12CL6.166.053fF3.16fF2.89fF3.16fF本征电容与外部负载电容CintCext上式表明：反相器的延时只取决于它的外部负载电容与输入栅电容间的比值Cint=γ

Cg

γ

1

f=Cext/Cg

等效扇出延时方程反相器链12N最小尺寸反相器Cg1InOutCL------tp=tp1+tp2+…+tpN方程含N-1未知数：Cg,2–Cg,N求

N-1偏微分：可求得获得最小延时的约束条件：Cg,j+1/Cg,j=Cg,j/Cg,j-1每个反相器的最优尺寸是与它相邻的前后两个反相器尺寸的几何平均数对于确定级数N的最小延时约束条件

每个反相器的尺寸都相对于它前面反相器的尺寸放大相同倍数f

每级反相器具有相同的等效扇出

fi=f(Cout/Cin)

每级反相器具有相同的延时当每级反相器尺寸依次增大f倍，且具有相同的等效扇出f最小路径延迟每级的等效扇出（当CL和Cg,1给定）确定最小延时CL/C1=8N=3确定最小延时例题C11ff2InOutCL=8C1对于一定的负载CL

和输入电容Cin，确定最优尺寸f确定反相器链的正确级数推导过程见下页最优等效扇出fa.Forg=0,f=e,N=lnF忽略自载（只由扇出构成负载）收敛解b.For

g=1fopt=3.6包括自载——数值解最优的等效扇出f与反相器链中自载系数

γ

的关系32.521.510.502.533.544.55fopt

最优等效扇出ff=4f<fotp

应尽量避免!归一