(2025年)计算机组成原理期末考试试题及答案

(2025年)计算机组成原理期末考试试题及答案一、单项选择题（每题2分，共20分）1.某32位计算机中，若浮点数格式为1位符号位，8位阶码（移码，偏置值127），23位尾数（原码，隐含最高位1），则规格化浮点数能表示的最小正数阶码值为（）。A.00000001B.00000000C.11111111D.000000102.某计算机主存地址线24位，按字节编址，采用全相联映射的Cache，Cache容量64KB，块大小128B。则主存地址中标记字段的位数为（）。A.24-7-17B.24-7-16C.24-7-7D.24-7-63.某指令系统中，操作码长度固定为6位，地址码字段包含两个寄存器地址（各5位）和一个立即数字段（16位）。该指令的长度为（）。A.6+5+5+16=32位B.6+5×2+16=32位C.6+5+16=27位D.6×(5+5+16)=156位4.某CPU的时钟周期为1ns，某段程序包含100条指令，其中20%为访存指令（每条需2个时钟周期），其余为算术逻辑指令（每条1个时钟周期），则程序的CPI为（）。A.1.2B.1.0C.1.8D.1.45.以下关于DRAM的描述中，错误的是（）。A.需定期刷新B.存储单元由电容和晶体管组成C.集成度高于SRAMD.访问速度快于SRAM6.某计算机采用同步总线，总线时钟频率100MHz，总线宽度32位，每个总线周期传输2次数据（突发传输），则总线带宽为（）。A.100MHz×32bit×2=800MB/sB.100MHz×(32/8)B×2=800MB/sC.100MHz×32bit=400MB/sD.100MHz×(32/8)B=400MB/s7.指令流水线中，“数据冒险”的本质是（）。A.多条指令同时使用同一功能部件B.后续指令需要前面指令的结果但未完成C.指令执行顺序与取指顺序不一致D.控制信号提供逻辑错误8.某计算机采用页式虚拟存储，页大小4KB，虚拟地址32位，物理地址28位。则页表项中物理页号的位数为（）。A.28-12=16位B.32-12=20位C.28位D.12位9.以下关于RISC指令系统的特点，错误的是（）。A.指令长度固定B.支持复杂寻址方式C.采用流水线优化设计D.通用寄存器数量多10.某计算机的中断系统中，CPU响应中断的条件不包括（）。A.中断请求信号有效B.CPU处于开中断状态C.当前指令执行完毕D.所有未完成的DMA操作结束二、填空题（每空2分，共20分）1.冯·诺依曼计算机的核心思想是__________。2.某定点数采用补码表示，字长8位（含1位符号位），则其表示范围为__________。3.指令周期通常包含取指周期、__________、执行周期和中断周期。4.主存与Cache之间的映射方式包括全相联、直接映射和__________。5.总线仲裁的三种方式为__________、集中仲裁和分布仲裁。6.微程序控制器中，__________用于存储微指令。7.DRAM的刷新方式包括集中刷新、分散刷新和__________。8.某计算机的指令系统中，操作数的寻址方式有立即寻址、直接寻址、寄存器寻址和__________。9.PCIe总线采用__________拓扑结构，支持点对点连接。10.RISC架构中，通常采用__________技术提高指令执行效率，如指令流水线。三、简答题（每题8分，共40分）1.比较定点数与浮点数在表示范围、精度和硬件复杂度上的差异。2.简述指令流水线中结构冲突的产生原因及解决方法。3.说明虚拟存储器的三种实现方式（页式、段式、段页式）各自的特点。4.分析DRAM与SRAM在存储原理、集成度、速度和功耗上的主要区别。5.总线仲裁的三种方式（链式查询、计数器定时查询、独立请求）中，哪种方式响应速度最快？哪种方式优先级灵活性最高？说明理由。四、分析题（每题10分，共20分）1.某计算机的指令流水线分为取指（IF）、译码/取数（ID）、执行（EX）、访存（MEM）、写回（WB）5段，各段延迟分别为200ps、150ps、300ps、250ps、100ps。（1）计算流水线的时钟周期；（2）若连续执行10条无数据冲突和控制冲突的指令，求总执行时间；（3）若第2条指令的EX段需要第1条指令WB段的结果，说明冲突类型及解决方法。2.某计算机主存容量4GB，按字节编址，Cache容量32KB，块大小64B，采用4路组相联映射。（1）计算主存地址中组号、块内偏移和标记字段的位数；（2）若Cache初始为空，访问主存地址序列为0x00001000、0x00001040、0x00001080、0x000010C0、0x00001100、0x00001140，求Cache命中率；（3）若采用LRU替换策略，当访问0x00001180时，Cache中对应组需要替换哪一缓存块？五、设计题（20分）设计一个支持以下指令的简单CPU数据通路：-算术逻辑指令：ADDR1,R2（R1←R1+R2）-取数指令：LOADR3,(R4)（R3←Mem[R4]）-存数指令：STORE(R5),R6（Mem[R5]←R6）要求：（1）画出数据通路的简化框图（标注主要部件：PC、IR、MAR、MDR、通用寄存器组、ALU、控制单元等）；（2）说明各指令执行时数据流动路径（如ADD指令：PC→MAR→主存→IR；ID阶段读取R1、R2；EX阶段ALU计算R1+R2；WB阶段结果写入R1）；（3）指出需要的控制信号（如PCwrite、MemRead、RegWrite等）。答案一、单项选择题1.A2.C3.B4.A5.D6.B7.B8.A9.B10.D二、填空题1.存储程序和程序控制2.-128~+1273.间址周期4.组相联映射5.链式查询（或“菊花链查询”）6.控制存储器（CM）7.异步刷新8.寄存器间接寻址（或“基址寻址”“变址寻址”等合理答案）9.分层星型（或“树型”）10.超标量/超流水线（或“指令级并行”）三、简答题1.定点数表示范围由字长决定（如8位补码-128~+127），精度固定（最低位为最小单位），硬件仅需加法器；浮点数通过阶码扩大范围（如32位浮点数约±3.4×10^38），精度由尾数位数决定（23位尾数约7位十进制有效数字），硬件需支持阶码加减和尾数乘除，复杂度更高。2.结构冲突因多条指令同时使用同一功能部件（如取指和访存同时需要主存）。解决方法：①增加部件冗余（如指令Cache和数据Cache分离）；②暂停流水线（插入气泡），待冲突部件空闲后继续。3.页式：页面大小固定（如4KB），页表管理简单，碎片小（仅最后一页可能有内部碎片），但不支持程序逻辑分段；段式：段大小可变（如函数、数据段），支持逻辑分段（共享、保护），但段表复杂，可能产生外部碎片；段页式：结合段式（逻辑分段）和页式（物理分页），段内分页，管理更灵活但复杂度最高。4.DRAM存储单元为电容（需刷新），集成度高（单管结构），速度慢（约60ns），功耗低（电容漏电小）；SRAM为触发器（无需刷新），集成度低（6管结构），速度快（约10ns），功耗高（静态电流大）。5.独立请求方式响应最快（各设备独立发请求，仲裁器直接选择）；计数器定时查询优先级灵活性最高（计数器初始值可设置，改变查询顺序）。链式查询优先级固定（离仲裁器近的设备优先级高），响应需逐级传递，速度最慢。四、分析题1.（1）流水线时钟周期取各段最大延迟，即300ps；（2）总时间=（5+10-1）×300ps=14×300=4200ps；（3）数据冲突（写后读，RAW）。解决方法：采用数据前推（旁路技术），将ALU输出结果直接反馈到ID段，避免等待WB完成。2.（1）主存地址32位（4GB=2^32B），块内偏移6位（64B=2^6B），Cache组数=32KB/(4×64B)=32×1024/(256)=128=2^7，组号7位，标记位=32-7-6=19位；（2）地址序列转换为块号：0x1000/64=0x40（64），0x1040/64=0x41（65），0x1080/64=0x42（66），0x10C0/64=0x43（67），0x1100/64=0x44（68），0x1140/64=0x45（69）。每组4块，初始为空，前6次访问均未命中（每组仅1块，未填满），命中率0；（3）0x1180/64=0x46（70），对应组号=70mod128=70。该组已有64~69（块64~69对应组号64mod128=64，65mod128=65，…，69mod128=69，均不冲突），实际前6次访问的组号为64、65、66、67、68、69（每组1块），访问0x1180时组号70，该组仍有空位（4路组相联，每组最多4块），无需替换。若假设序列重复导致组满，需根据LRU替换最早访问的块（需具体序列），此处因初始为空，无替换。五、设计题（1）数据通路框图：PC→MAR（地址总线）→主存→MDR→IR（控制单元译码）；通用寄存器组（R1-Rn）→ALU（输入A/B）→结果→MDR或寄存器；主存←→MDR（数据总线）；控制单元输出PCwrite、MemRead、MemWrite、RegWrite、ALUop等信号。（2）指令执行路径：-ADDR1,R2：IF阶段PC→MAR→主存→IR；ID阶段读R1（源1）、R2（源2）到ALU输入；EX阶段ALU执行加法；WB阶段结果写入R1。-LOADR3,(R4)：IF阶段PC→MAR→主存→IR；ID阶段读R4到MAR；MEM阶段MAR→主存→MDR；W