【《浅沟槽刻蚀工艺研究》11000字（论文）】

浅沟槽刻蚀工艺研究摘要在当前大规模集成电路制造过程中，器件隔离采用浅沟隔离。本文对0.18微米浅沟槽隔离技术（STI）刻蚀工艺进行了研究。文中通过各工艺参数的选取，解决浅沟槽隔离（STI）刻蚀深度、刻蚀角度和刻蚀均一性等问题。文中采用改变刻蚀速率的方法控制浅沟槽孤立（STI）刻蚀深度，通过提高0、的含量，解决刻蚀角度太垂直的情况。本论文通过对浅沟道隔离工艺难点的解决与优化，所得到隔离结构性能完全满足0.18um逻辑器件技术规模化批量生产的需求。关键词：浅沟槽；刻蚀；工艺目录TOC\o"1-3"\h\u3557摘要 132659第1章浅沟槽隔离技术概况 425995第2章刻蚀工艺介绍 5268232.1氧化和氮化硅生长 5197352.2沟壑(Trench) 6281122.3二氧化硅CMP 67064第3章目前浅沟槽隔离技术技术工艺流程 7142313.1隔离氧化层成长 8133203.2氮化物淀积 8194773.3光刻掩膜 881253.4浅沟槽刻蚀 817800第4章目前浅沟槽隔离技术问题分析 8218414.1光刻胶的涂敷问题 8143784.2曝光技术的不完善 9225174.3容易腐蚀 1025278第5章浅沟槽隔离技术优化后工艺流程 11313165.1CMP对隔离的影响原理 11267405.2旧的STICMP制程 12105915.3新的STICU制程一DSTICMP 121773第6章浅沟槽隔离技术优化后圆片级可靠性验证 1317326.1基础数据的采集 1344596.2优化后的结果 1361136.3优化结果扩展 146226.4产品结果 1513672第7章结论与展望 15162067.1结论 1523227.1展望 1517810参考文献 17

引言半导体技术在推动经济发展中，改善人民生活，增强各国军事力量均具有支配作用。集成电路40年来，即不断发展用新技术解决器件（ScalingDown）不断缩小所带来的各种问题的40年来。特征线宽降低到0.25微米以下时，甚至在纳米阶段，传统的本征氧化隔离技术（LOCOS,LocalOxidationonSilicon）已不能满足器件电气特性及小尺寸的要求，成为制约器件性能的因素。“隔离”是指使用介质材料或反向pn结的方法，使集成电路的有源区器件分离，由此达到消除寄生晶体管，降低工作电容，抑制了Latch-up现象。传统的本征氧化隔离技术（LOCOS）使用光刻蚀刻技术，硅基板上的氮化硅上开设有氧化窗口，利用氮化硅的掩膜作用，在1000°C左右的高温环境中，氧化不覆盖氮化硅的场区。氧化后，氧化层将比硅基板表面更高，其高度约为氧化膜厚度的55%，一定范围内形成不平表面，给随后的过程带来不利影响。再者，处于氧化生长的阶段，横向的氧化生长将向器件的有源区延伸，形成所谓的“鸟嘴”。“鸟嘴”的出现，不但占了一部分有源区的面积，并且在极小尺寸的情况下，使得漏电流问题越来越凸显，极大地影响着器件的运行。集成电路器件发展到深亚微米时代后，由于微细化和性能的影响而导致了它的特征尺寸，一些传统的器件结构已不再适合。传统的本征氧化隔离技术由于存在漏电流和平坦化问题、高温的再分布等因素，必将被浅沟隔离技术所取代。硅集成电路在进入深亚微米时代之后，体积越来越小，现在以达到0.045微米，驱动电流之达到2A，浅沟隔离技术（STI）效果显着更重要，硅集成电路的设计和制造已离不开浅沟槽隔离技术（STI）。同时，ST工隔离技术及工艺方法有很大发展。由于传统本征氧化隔离技术存在上述问题（LOCOS），已经无法适应器件在进入0.25微米特征尺寸时的需要。浅沟槽隔离技术ST工（ShallowTrenchIsolation）技术的问世，就是为了适应这一要求。第1章浅沟槽隔离技术概况浅沟隔离技术（STI）起源于80年代，因其价格昂贵，技术不成熟，直到近一两年，它才为人所接受。这一过程完全扁平、完全没有“鸟嘴”的一种新型隔离技术。浅沟槽隔离（STI）工艺完全避免高温工艺；严格确保器件有源区范围；硅基板的面和隔离介质的面完全位于一个平面内；最小隔离间隔增大，结电容增大。同时低温工艺还能潜在地提高产量和降低成本。这些优势使STI隔离在深亚微米时代已经成为器件中必不可少的隔离技术。浅沟槽隔离技术（ShallowTrench工solation）是在衬底上制造晶体管有源区之间的隔离区的技术，本实用新型能够有效确保N型，P型掺杂区域能够被完全分隔。常规器件结构采用本征氧化隔离技术，本征氧化隔离技术利用N型与P型掺杂区域之间扩散氧化将Si氧化为SiOz，利用Si02绝缘这一特点，实现了N型与P型掺杂区域分离。浅沟槽隔离技术首先刻蚀出N型，P型等掺杂区域的Si，形成浅沟槽，接着向沟槽内填充绝缘材料，实现隔离。浅沟槽隔离技术与常规本征氧化隔离技术相比，能够降低电极之间漏电流，经受较大击穿电压。由于Si刻蚀速率远大于Si的氧化速率，因此，对于产能有极大的推动作用。但是，由于硅集成电路的设计具有多样性，因此，浅沟槽隔离需求随产品设计而发生了很多改变，以浅沟槽深度居多，浅沟槽与侧壁夹角大。通常情况下。浅沟深度从150纳米至500纳米不等，侧壁的角度从80度到90度之间，此外，侧壁形状各异。集成电路按摩尔定律己经过近40年来的发展，已跨入深亚微米的行列，一直到纳米时代。集成电路40年来，这也是用新技术继续解决器件快速微型化所引起的各种问题的40年。特征线宽降低到0.25微米以下时，甚至在纳米阶段，传统的特征氧化隔离技术已不能适应器件的电气特性及小尺寸的需求，成为制约器件性能的因素。STI隔离技术是一项全新技术、完全不同于新的LOCOS隔离技术，主要适应极小尺寸器件要求的极小特征尺寸、器件可靠性的要求。在体积很小的情况下，要求的场区和有源区的范围非常小；同时，对于器件的漏电流也是极为敏感。STI隔离工艺主要有以下几个关键工序：氮化硅的氧化生长、沟壑光刻刻蚀、HDP（HighDensityPalsma，高密度等离子体）、二氧化硅生长、二氧化硅CMP，去除氮化硅等。第2章刻蚀工艺介绍2.1氧化和氮化硅生长氮化硅的主要作用是在介质二氧化硅填充之后起到CMP研磨停止层的作用。它的粗细决定着CMP研磨的不均一性和过研磨次数，其膜厚大约在120~150nm之间。生长氮化硅的工艺技术与LOCOS隔离工艺所生长的氮化硅完全相同。在此之前，通过热氧化生长出的氧化膜厚度大约是15nm左右，主要用来延缓硅基板与氮化硅膜之间的应力匹配，起到缓冲的作用。2.2沟壑(Trench)光刻和刻蚀光刻和刻蚀在集成电路制造过程中属于微细加工，决定了电路图形能否准确地实现。对STI刻蚀形状进行调控是一项重要项目。主要采用两步刻蚀的方法形成沟壑：一种是刻蚀，用作CMP停止层表面介质层；另一种是刻蚀硅衬底。当前高端刻蚀技术都会结合上述两种刻蚀步骤，为了增加生产性，降低成本。理想刻蚀沟壑形状为正梯形，倾角范围为75-89度。控制沟壑形状常用CL2法,HBr和02等刻蚀气体，他们被认为能在用作硅刻蚀时产生聚合物产物。这些产品在沟壑刻蚀过程中可生成正梯形。但也存在着不足，这些产品可能会覆盖等离子体反应器中的其他表面，带来了工艺稳定性及尘埃问题。控制沟壑形状，第二个方法就是利用刻蚀产物淀积特性。刻蚀过程中，产物会再次沉积到沟壑侧壁上，再淀积多少会决定梯形倾斜度。2.3二氧化硅CMPCMP在平坦化技术上实现了跨越式发展，真正做到器件制造完全平坦化。目前，在半导体行业得到广泛应用，并成为提高生产效率和成品率，降低生产成本的重要手段之一。其采用液态化学研磨液，在晶圆表面进行微研磨，使晶圆凹凸表面平坦化，是平坦化工艺技术新技术。由于这种方法能使半导体材料达到非常高的平整度，因而受到广泛关注。尽管CMP已经被用于电子工业，但是物理，化学等工艺机理尚不十分明确。CMP工艺中既有化学反应工艺又有机械研磨工艺，两者共同占主导地位。本文研究了一种新的平坦化技术——化学-机械复合平坦化方法。就是用某些高ph值研磨浆液，把晶圆表面磨平。研磨液由含有一定量氢基物质的水溶液组成。研磨液与研磨介质物发生某些化学反应，极薄表面层经氢基化处理，通过后续机械研磨除去。因此，我们可以认为这些反应都能产生一个叫做“沟槽”的缺陷。CMP多在沟壑被完满充填之后，除去表面过量氧化硅膜，并且实现了表面完全平坦化。本文研究了不同浓度的研磨浆对沟槽深度、粗糙度及氧含量的影响，以及不同温度下氮化硅薄膜生长速度。沟壑填充氧化膜CMP速率等于氮化硅CMP速率，那么，氮化硅CMP背面和沟壑充填氧化硅约处于一个平面。因此，可以通过控制沟槽深度来改善粗糙度及降低沟道宽度。由于在CMP后的洗净中会有一点氧化膜损失，因此，氮化硅膜的厚度决定了有源区和填充沟壑氧化层表面台阶高度。因此沟槽深度也会影响到沟道宽度和漏电流等特性。填入沟壑中的氧化层要足够厚，以免出现寄生边角晶体管效应。因此，我们应该尽可能地减小沟道长度，并且尽量缩短沟槽深度和提高氮化铝/多晶硅界面处的氧浓度水平。在这个极限范围内，经过CMP处理之后，氮化硅残留厚度得到了优化，以得到准确场区图形。对于平坦化和沟槽深度都很深的情况，可以利用一个简单方法去除沟道底部的杂质。有源区氧化层一定要抛掉，以露出下表面氮化硅膜，并且和沟壑内氧化膜在一个平面上。为了实现上述目的，我们采用了一种独特的方法，即将沟槽分为若干独立且相互隔开的子沟道，从而减少相邻子沟道间的重叠度。其实是隔离、在狭窄图形结构中，研磨速率高于密集排列或者宽广区域图形结构。当研磨时，沟槽之间存在着一定程度的重叠和空隙，这使得沟槽间的接触面积大大增加了。磨制凹凸不平晶圆的表面，突起部分受到的压力比凹陷部分高得多，所以，突起部分磨制速度加快。对于平坦而不规则的沟槽来说，研磨速度则较慢。但因研磨盘柔软，宽阔区域中央会有碟形凹入。这是由平坦区域中的沟槽形状不对称导致的，而不是因为研磨过程中晶圆与研磨盘间有相对运动造成的。对研磨浆液及研磨机械系统进行优化，会有助于克服这一缺点。研究了研磨沟槽对氮化铝薄膜去除效率及粗糙度的影响。CMP研磨在达到氮化硅层之后进行过研磨，不但降低了氮化硅厚度，还同时强迫CMP一次磨碎两种不同材料，也就是在有源区有氮化硅，在沟壑有氧化硅。沟槽中的氮化硅与沟道中的氧化硅之间存在着强烈的相互作用。若氧化膜研磨速率比氮化硅膜大，加之CMP磨制晶圆表面时存在不均一性，存在沟壑氧化膜凹陷，沟壑边缘浸蚀等风险。通过改变沟槽形状来控制沟深分布可以改善沟壑形貌，但是难以消除或降低其粗糙度。对氮化硅过研磨量进行优化，以及配合后续使用热磷酸移除氮化硅过程中对于沟壑氧化膜之效果，就会获得理想表面形态。第3章目前浅沟槽隔离技术工艺流程3.1隔离氧化层成长硅片在达到扩散区之后，清洗，去除沾污及氧化。经漂洗，甩干，硅片送入高温氧化设备中。长出一层氧化物，高含量氧化物会起到隔离层的作用，以保护有源区除去氮化物时不被化学沾污。3.2氮化物淀积将硅片置于高温低压化学气相淀积装置中。装置腔体内氨气和二氯硅烷反应，硅片的表面形成氮化硅S13Nq层。在浅沟槽孤立形成全过程中，氮化硅具有两方面功能：一。氮化硅为牢固掩膜材料，帮助保护STI氧化物淀积时的有源区。氮化硅可作为化学机械抛光这个步骤抛光的阻挡材料。3.3光刻掩膜硅片由扩散区向光刻区迁移之后，在涂胶-显影机上经过了一系列工艺步骤，最后，通过光刻机在涂胶后的硅片表面直接雕刻出具体掩膜的形状。在光刻之后对硅片进行检测，包括尺寸检测、缺陷检测和目检，如果存在较大的缺陷，可对硅片进行去胶，再进行返工。3.4浅沟槽刻蚀需要光刻胶刻印图形，保护硅片上不需要刻蚀的部位，没有被光刻胶保护的区域，利用离子和强腐蚀性的化学物质刻蚀氮化硅、氧化硅、硅等。刻蚀机采用大功率的射频能量，对真空反应腔内的中将性氟基或氯基气体进行离化处理。射频能量导致分子分解，原子离化，使反应腔充满多种等离子体成分。这些等离子体成分被物理刻蚀，化学刻蚀将硅片上定义为隔离区的硅去除。每一步刻蚀工艺完成后，硅片都需要去胶，以系列化学试剂清洗。第4章目前浅沟槽隔离技术问题分析4.1光刻胶的涂敷问题涂光刻胶前，在清洗后的基片上涂敷附着性增强剂，或者在惰性气体条件下热处理基片。如此加工以提高光刻胶对基片的粘附能力，避免光刻胶图形在显影过程中脱落，避免湿法腐蚀中出现侧面腐蚀（sideetching）现象。光刻胶涂敷采用转速，旋转时间自由设置甩胶机。真空吸引法把基片吸到甩胶机吸盘内，向基片表面滴加一定黏度的光刻胶，再在设定转速及时间下甩胶。在离心力作用下，光刻胶均匀铺展于基片的表面，多余光刻胶甩掉了，得到具有一定厚度光刻胶膜，光刻胶膜厚受光刻胶粘度及甩胶速度控制。所谓光刻胶就是对光线的处理、电子束或者X线之类的灵敏，有溶于显影液的特性，兼具耐腐蚀性能的物质。一般正型胶分辩率较高，且负型胶感光度高，与下层粘接性能良好。光刻工艺的精细图形（分辩率，清晰度），并确定与另一层图形在多大程度上具有位置吻合精度（套刻精度），所以具有很好的光刻胶效果，还必须具备良好的曝光系统。4.2曝光技术的不完善接近式曝光技术是光罩掩模和基板彼此接近以维持更接近的缝隙，以Uv光由MASK钡（面照并将图案投射到基板上进行光阻曝光。通常光罩大于基板，所以图案将以1:1转印到光阻上，该方法较常用步进机（stepper更为精确，能输出一定频率和波长的光线）或镜像投影（MirrorProjection）来得差，但其优点为产量（throughput）大，设备便宜。在光学系统中，大型的准直镜（collimatemirror）（球面或非球面）对转刻精度影响最大，以日前制作水准而言，倾斜角（declinationangle）约可以做到士0.3以内。若倾斜角过大，则基片边缘的图案将与光罩设计的位置有所差别，将影响到totalpitch（图案的实际长度与设计长度的误差容忍值）的误差。而一般接近式曝光技术解析度与光罩及基板的间隙和光的波长有关。随着基片的增大，光罩也随之增大，由于光罩本身的重量会使得光罩中间部分向下弯曲。如果弯曲程度得到控制，利用光线反射原理的检测（类似光的薄膜干涉）来推算光罩与基板的距离。光罩精密对位技术，此对位技术可分为两部分，一部分利用CCD（chargecoupleddevice）将光罩上及基板上的记号重叠后做图像分析处理，即可知目前的对位情形，再配合另一部分可精确移动的对准台（alignmentstage），控制其X,Y方向及角度的位移。温度的管理，因光罩与基板两者膨胀系数不同，同一特定温度下，光照的影响将会造成误差。光罩的温度控制方法是利用经过温控后的洁净空气吹向光罩表面使光罩全面的温度分布均匀，而对基板是利用温控后的水流承载基板的基台来控制。就曝光系统而言，所使用的UV光源为lOkw的超高水银灯，经过椭圆镜，多层镀膜反射镜等光学系统后投射在光罩及光刻胶上，为了使投射光有良好的均一性及平行度以增加曝光精度，在光学系统中通常会使用Flyeyelens及大型的球面镜。以超高水银灯所发出的UV而言主，强度有三个峰值分别为g-line（436nm），h-line（406nm），i-line（365nm），其中正型光阻对g-line及h-line较敏感，i-line通常对负胶有较好的曝光效率。由于为了不使UV光的强度下降，光学系统中所使用的镜光学为合成的石英所制，多层镀膜的镜片也被设计成增加UV区的反射率。4.3容易腐蚀复制集成电路图形在光刻胶中，用作掩模，腐蚀下层物质。腐蚀技术就是用化学腐蚀法除去物质中某些部分。腐蚀技术主要有两类：湿法腐蚀1发生腐蚀的化学物质为溶液；干腐蚀（一般称刻蚀）一进行的化学物质是气体。1湿法腐蚀，利用溶液发生的腐蚀为各向同性。从而在光刻胶掩模下形成薄膜材料，模方向亦随时间延长而被侵蚀，故，出现和掩模图形不符，不适合精细化工艺。但是湿法腐蚀的特点是设备价格低廉，被腐蚀速度和光刻胶腐蚀速度的比值（选择比）较大，不污染腐蚀表面，无损伤的优点，适合处理非精细化图形。典型Si02膜腐蚀是稀释HF溶液，即HF，氟化氨混合物（也称缓冲氢氟酸液），氮化硅膜腐蚀液约180oC热磷酸；铝的腐蚀液是磷酸溶液（磷酸：醋酸：硝酸=250:20:3,55士5°C。2干法刻蚀有各向同性和各向异性之分，用等离子刻蚀具有各向同性这一典型特征。光刻胶去胶装置上，氧气的等离子体与光刻胶发生化学反应，生成H20,C02气体。这时以氧原子团为反应基在光刻胶上发生各向同性反应。精细图形采用各向异性较强的干法刻蚀实现。反应离子刻蚀（RIE:reactiveionetching）就是一个典型的例子。R工E采用离子引发化学反应的方法，与此同时，离子也起到了除去表面生成物暴露在干净刻蚀表面上。但该刻蚀法无法得到高选择比的结果，刻蚀表面破坏严重且存在污染，很难形成较细图形。作为一种替代技术，它的能量较低，还研制了高真空状态下高密度电子回旋共振等离子装置。对栅电极材料多晶硅（polysilicon），其刻蚀条件须具有比下层约10nm栅极Si02膜层更大选择比。且Si02刻蚀条件必须与单晶硅，多晶硅均具有较高选择比。铝合金用作布线材料，表面是一层坚固的三氧化二铝薄膜，首先要在强溅射条件下除去它，然后才能进行刻蚀，铝刻蚀后，应除去铝薄膜表面的残余氯化物，避免刻蚀铝布线。3同步辐射（SOR:synchrotronorbitalradiation）X线光刻技术SOR是当电子沿着加速器的环形存储环以光的速度向前运动时，它向前运动的轨迹由于磁场的作用发生了弯曲，沿轨道切向辐射的光线，同步加速辐射光源为指向胜的光源，较高强度理想X线源。蒸发原料分子（或原子）平均自由程长（10-4Pa以下，达几十米），所以在真空中几乎不与其他分子碰撞可直接到达基片。到基片上的原料分子没有表面移动能量，马上冷凝到基片表面上，因此，用真空蒸发法淀积带台阶表面上的薄膜通常，表面被覆性（覆盖程度）并不理想。但是如果能把Crambo真空抽到超高真空的话（C<10一8torr），并对电流进行控制，使欲镀物在逐颗原子蒸镀上即形成所谓的分子束磊晶成长（MBE:MolecularBeamEpitaxy）。在固体表面碰撞原子，用这种现象成膜的工艺，也就是使离子在等离子体里加速，冲击原料靶材，在与之相对的基片表面淀积被碰撞的靶材原子，得到薄膜。溅射法和真空蒸发法比较，具有如下几个特点：台阶局部被覆性良好，能形成大范围均质薄膜，成型后的膜，可以得到与化合物靶材组成相同的膜，可以得到绝缘薄膜及高熔点材料，成型后薄膜与下层材料密接性能好。因而，电极和布线用的铝合金（Al-Si,Al-Si-Cu）等都是利用溅射法形成的。目前使用最多的是溅射法，它是在平行平板电极之间接以高频（13.56MHz）供电，将氢（压力为1Pa）离子化，将从靶材中溅射出的原子淀积于置于另一侧面电极的基片之上。为了提高成膜速度，一般用磁场提高离子密度，这类设备叫做磁控溅射设备（magnetronsputterapparatus），在高电压下，通入惰性的氢体会被游离出来，然后通过阴极电场，加快对带正电离子的吸引力，冲击位于阴极上的靶材，把欲镀物打出来，再沉积于基板。通常都是加磁场方式，使电子游离路径增大，能提高气体解离率，如果靶材是金属，然后利用DC电场就可以了，如果是非金属，由于靶材表面积累了正电荷，致使向后正离子与其相排斥，不能持续吸引正离子，所以改为RF电场（因场的振荡频率变化太快，使正离子跟不上变化，而让RF-in的地方呈现阴极效应）即可解决问题。利用光刻技术定VIA孔洞，沉积二层金属，以及蚀刻所述连线结构。再通过PECVD法制备氧化层以及氮化硅保护层。第5章浅沟槽隔离技术优化后工艺流程5.1CMP对隔离的影响原理表面看来，CMP实际上对隔离效果的影响不大，而在实际上，或将产生一定的影响。其原因是对STI下的阱而言，离子注入时，通过STIHDPSi02进行注入，因此，其浓度除受离子注入机台自身均匀性的影响外，同时受STIHDPSi02厚度均匀度影响较大。其原因在于，在一离子注入制程中，尽管入射粒子均以同样能量射入，但它们处于不同深度，浓度就不同了。阱中不同浓度，隔离性能各不相同。5.2旧的STICMP制程2003年前，行业内使用CMP研磨液以Si02为主，即我们所说的Silica研磨液。研磨速度慢、罩幕层该研磨液对于有源区之上区域相对较大之HDPSi02中SiN与HDPSi02之选择比并不太高若HDP淀积之后再直接制作CMP，这会带来怎样的麻烦？一、大块有源区之上HDPSi02不能磨细，致使背后罩幕层SiN亦无法被去除，电路无法正常工作；二是要确保SiN磨细，必须增加CMP的overpolish,SiN损耗增加，前一制程须预留较大量SiN，硅沟槽填充能力减弱：硅沟槽密集区OX工DE大部分填充在Trench内部，且空旷区OXIDE大部分位于SiN上方，CMP做成会导致研磨速率不一样，大块STI区域凹嵌严重。针对大块有源区上HDPSi02磨得不千净，行业内新增AAreverse制程，用一侗AAReverseTone（筒翠来看就是一佃和AAPatern相反的光罩）将空旷区的HDPSi02曝开再由OX工DEETCH将在SIN上的OXIDE蚀刻掉，而使整片wafer的OXIDEdensity一致，CMP后可获得更好的均匀性。5.3新的STICU制程一DSTICMP在CMP技术日益进步的今天，行业最终研究出了一项新技术DirectsTICMP，由名称由该技术无需AAreverse制程，经过HDPSi02淀积之后，CMP制程便可直接完成。从而极大地简化STI制作过程，节省成本。为何该技术没有AAreverse制程。AAreverse制程，主要是由于先前CMP研磨液无法研磨大范围有源区上方HDPSi02所增加之制程。该新工艺研磨液以Ce02为主要原料，其一种特点是能将大块有源区上的HDPSi02磨碎，因此，该工艺无需AAreverse制程，称为DirectSTICMP这种研磨液的另一特性是它对罩幕层SiN和Si02的选择比很高（Si02研磨速率很快，SiN几乎研磨不动）。因此，当磨碎至SiN表面时，不会磨的，便停于SiN表面使晶片平坦度良好并减少SiN损耗，提高硅沟槽的填充能力。新研磨液研磨速率可调节得更慢，这样就避免了在研磨过程中由于研磨速率过快导致均匀度差的问题。仅此而已，它己经堪称一种很好的研磨液，较佳地，在研磨液添加剂中添加一表面活性剂，可使低洼处免受磨蚀，待凸出Si02打磨光滑后，又一同向下磨，如此下去，极大地改善CMP制程平坦度。第6章浅沟槽隔离技术优化后圆片级可靠性验证6.1基础数据的采集为产品开发进度，我公司直接使用刻蚀设备，生产厂家给出一般工艺条件，对所述优化片进行刻蚀，并把本来规划好的基础数据采集工作搞得落后。将优化片在原始工艺条件下进行刻蚀，经剖面分析，STI侧壁角度达不到要求。从过去经验看，我们根据原始工艺条件加以改进，并取用基础数据。因原始工艺条件下刻蚀的结果过深，因此，使Si刻蚀时间缩短。角度太垂直等问题，我们采用添加02的方法进行调整。取一个州，硅衬底上长出300纳米氮化硅硅片，将氮化硅以预设刻蚀工艺条件在刻蚀设备上刻蚀60秒钟。刻蚀完成后取出测氮化硅厚度，将原厚度进行相减，获得刻蚀的厚度，便获得了每分钟刻蚀速率。用优化片内氮化硅层厚度，除了这个刻蚀速率，还可以获得刻蚀氮化硅层所需的粗略时间。氮化硅刻蚀步骤氮化硅刻蚀速率每分钟209纳米，刻蚀刻蚀量为50秒，相当于174纳米，比设计厚度大17瞬内米并有少许剩余。我们采用了取氮化硅速率不变，来获取氧化硅率。所用硅片为硅衬底上长有100纳米氧化硅，在刻蚀设备上，采用预设刻蚀氧化硅工艺条件进行刻蚀60秒钟。刻蚀完成后取出测氧化硅厚度，将原厚度进行相减，获得刻蚀的厚度，便获得了每分钟刻蚀速率。用优化片内氧化硅层厚度，除了这个刻蚀速率，还可以获得刻蚀氧化硅层所需的粗略时间。氧化硅刻蚀步骤氧化硅刻蚀速率每分钟90.9纳米，刻蚀刻蚀量为10秒，相当于15.1纳米，比设计厚度大15纳米并稍有剩余。6.2优化后的结果A.STI测试的刻蚀深度我们进行了优化片的刻蚀研究，使用KLATENCORP22对STI深度进行测试。ITENCORP22为高分辨率带触针非破坏形貌仪器，用于测量台阶高度（既沟槽深度），这种自动表面测量仪使用一个触针，使低到0.05mg的力接触硅片表面，轻轻画出硅膜的形貌图，不会破坏硅片表面。表4-5为优化片STI深度测试。应当指出，该深度测试结果为含有氮化硅层与氧化硅层之厚，既以Si为深，又加入15纳米氧化硅，170纳米氮化硅。由STI深度测试结果可知，SI的深度为298纳米，其片内均一性在10纳米以下，已经达到了工艺设计要求。B.CD(关键尺寸)测量的结果我们采用经改造的工艺条件进行了优化片刻蚀，使用HITACHICD-SEM进行CD测试。HITACHICD-SEM是一种复杂的显微镜，能放大10万到30万倍，其作用是产生高能聚焦电子束，对物体进行扫描，同时，利用探测器对最后散射的电子进行了测量，是非破坏，非接触的测量仪器。用SEM测量可精确获得沟槽开口宽度。由CD测试结果可知，其片层内部均一性在7纳米以下，已经达到工艺设计要求。C.剖面分析结果优化片经过金刚刀的划裂，用电子扫描显微镜对其沟槽侧壁形状进行放大观测并拍照。对图片进行土沟槽深度测量，对比台阶测定机测定结果。对图片中沟槽进行侧壁角度测量，对照现实的需求。我们通常会对硅片中心与周围两个位置处剖面结果进行分析。由剖面分析结果，侧壁STI的角度在80.28-82.3度之间，硅的深度约在299纳米，已经达到了工艺设计要求。(单位1nm(纳米)=load。6.3优化结果扩展这次浅沟槽隔离技术（STI）的研制，旨在为一种o.18微米工艺流程，设计STI刻蚀工艺条件，结果表明，该工艺条件以达到产品设计要求。但是试生产之前，才能得到更大集成度，该产品所有体积均等比减小至0.9倍，即由0.I8微米工艺流程改为0.I62微米工艺流程。从而检验该刻蚀工艺条件是否通用，还好，这一新工艺流程没有改变膜层结构，仅STI开口尺寸发生变化，其他需求没有变化。因此，我们仍按照该刻蚀工艺条件在新工艺流程中刻蚀优化片，进行STI测试，刻蚀深度，CD（关键尺寸）的测定，音d面对结果的分析3个方面。从STI深度测试的结果来看，SI的深度为294纳米，其片内的均一性小于10纳米，已满足工艺设计的要求。6.4产品结果从优化片效果来看，我试做了25枚（1个批次）的产品硅片。该25片硅片产品良率较高。由于产品硅片从投入到产出需要经过400多个步骤的工序，任何一个工序的问题都有可能影响整个的产品良率，所以除了产品良率反映的是整个工厂的生产结果，不能有效反映某个工程的作用。所以针对STI工程，我们也需要一个专项来检验它，体现它的功能。正向击穿电压和反向击穿电压能有效反映STI隔离作用以及对半导体器件产生的影响。产品要求正向击穿电压低于2.5V，反向击穿电压低于一1.5V。否则，半导体器件在工作时会击穿失效。第7章结论与展望7.1结论通过上述优化，我们获得了浅沟槽隔离（sT）刻蚀工艺条件的普遍通用性，利用优化片对剖面结果进行验证，同时，对产品的试制成功，并对其可行性作了进一步测定。建立该刻蚀工艺条件，将半导体器件N型与P型掺杂区分开，具有决定意义，有效地保证半导体器件平稳工作，避免电压击穿造成故障。在进行优化时，我们还研究了Oz对浅沟槽孤立（STI）亥d蚀过程中STI侧壁角度的重要影响。以此结论为依据，对沟槽侧壁角度要求不一的制品，可在现有刻蚀工艺下，改变OL流量，调整沟槽侧壁夹角，使得该优化结果得以广泛应用。7.1展望经