FPGA原理与应用-4答案

河南理工大学2023-2024学年第1学期《FPGA原理及应用》试卷（B卷）答案及评分标准一、填空题（每空2分，共20分）1、不确定值

高阻值2、功能仿真、系统的功能、时序仿真、系统的时序特性和系统性能3、input、output、inout4、1ps二、选择题（每题2分，共20分）1-10:BAADADCAAD三、名词解释（每题5分，共15分）1、ASIC：专用集成电路(applicationspecificintegratedcircuit)是针对整机或系统的需要，专门为之设计制造的集成电路，简称ASIC。相对于通用集成电路而言，用户在某种程度上参与该产品的开发。2、FPGA---FPGA（FieldProgrammableGateArray）是在PAL（可编程阵列逻辑）、GAL（通用阵列逻辑）等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。3、HDL--是HardwareDescriptionLanguage的缩写,即硬件描述语言。它是一种用于描述数字电路的语言,包括了数字电路的功能、结构和行为等方面。四、简答题（每题5分，共15分）1、1）设计输入（原理图或者HDL文本编辑）2）综合3）FPGA/CPLD适配4）时序仿真和功能仿真5）FPGA/CPLD编程下载6）FPGA/CPLD器件电路检测。2、连续赋值语句是Verilog数据流建模的基本语句，用于对线网进行赋值，它等价于门级描述，然而是从更高的抽象角度来对电路进行描述，连续赋值语句必须以关键词assign开始.过程赋值语句的更新对象是寄存器，整数，实数或时间变量，这些类型的变量在被赋值后，其值将保持不变，直到被其他过程赋值语句赋予新值。连续赋值语句总是处于活动状态，任意一个操作数的变化都会导致表达式的重新计算以及重新赋值，但过程赋值语句只有在执行到的时候才会起作用。3、块语句包括两种类型：顺序块和并行块，请分别描述它们两者的特点。顺序块中的语句是一条接一条按顺序执行的，只有前面的语句执行完成之后，才能执行后面的语句（除了带有内嵌延迟控制的非阻塞赋值语句）如果语句包括延迟或事件控制，那么延迟总是相对于前面那条语句执行完成的仿真时间的。并行块内的语句并发执行，语句执行的顺序是由各自语句中的延迟或事件控制决定的，语句中的延迟或事件控制是相对于块语句开始执行的时刻而言的。五、编程题1、modulemyand(a,b,c); inputa,b; outputc; assignc=a&b;（3分）endmodule测试代码：`timescale1ns/1ps（1分）moduletest; rega,b; wirec;（2分） initial begin a=0;b=0; #33a=0;b=1; #33a=1;b=1; #33a=0;b=1; #44a=1;b=1; End（3分）myandu1(.a(a),.b(b),.c(c));（3分）endmodule2、moduleCNT10(CLK,RST,EN,LOAD,COUT,DOUT,DATA);inputCLK,RST,EN,LOAD; input[3:0]DATA;//4位并行加载数据 output COUT;//计数进位输出 output[3:0]DOUT;//4位计数输出（3分）regCOUT; reg[3:0]Q1;（2分） assignDOUT=Q1;//将内部寄存器的计数结果输出至DOUT（2分）always@(posedgeCLKornegedgeRST) begin if(!RST)Q1<=0;//对内部寄存器单元清0（3分） elseif(EN) begin if(!LOAD)Q1<=DATA; elseif(Q1<9)Q1<=Q1+1; elseQ1<=4'b0000; end （4分）