数字电路的FPGA设计与实现-基于Quartus Prime和Verilog HDL-第10讲-比较器设计

第10讲-比较器设计1数字电路的FPGA设计与实现——基于QuartusPrime和VerilogHDLFPGADesignandImplementationofDigitalCircuits——BasedonQuartusPrimeandVerilogHDL实验原理ExperimentalPrinciples“10.12MSI7485比较器

MSI7485是4位比较器，逻辑符号如下图所示，其中，a>b、a=b、a<b是为了在用7485扩展构造4位以上的比较器时，输入低位的比较结果而设的3个级联输入端，A0~A3、B0~B3是数据输入，A>B、A=B、A<B是比较结果输出。3MSI7485真值表4

下表为MSI7485比较器的真值表，可以看出，只要两数高位不等，就可以确定两数的大小，以下各位（包括级联输入）可以为任意值；高位相等时，需要比较低位。本级两个四位数相等时，需要比较低级位，此时要将低级的比较输出端接到高级的级联输入端上。最低一级比较器的a>b、a=b、a<b级联输入端必须分别接0、1、0。数码输入级联输入输出××××××100××××××001×××××100×××××001××××100××××001×××100×××001100100010010001001MSI7485与外部电路连接图

右图为MSI7485与外部电路连接图，其中，输入端A0～A3、IAGTB、IAEQB、IALTB、B0～B3使用拨动开关SW0～SW10来控制电平高低，对应EP4CE15F23C8N芯片引脚依次为W7、Y8、W10、V11、U12、R12、T12、T11、U11、Y10、V9，输出端QALTB、QAEQB、QAGTB使用LED0～LED2表示，点亮为高电平，熄灭为低电平，对应EP4CE15F23C8N芯片引脚依次为U7、W6、Y4。5实验步骤ExperimentalProcedure“10.26实验步骤7步骤1：新建原理图工程步骤2：添加MSI7485_top.bd文件步骤3：添加仿真文件步骤4：引脚约束步骤5：新建HDL工程步骤6：完善MSI7485.v文件仿真波形8本章任务ChapterTask“10.39本章任务10任务1：

使用Quartus集成开发环境，基于原理图，用MSI7485设计一个8421BCD有效测试性电路，当输入为有效8421BCD码时输出为1，否则为0。编写测试激励文件，对该电路进行仿真；编写引脚约束文件，其中输入使用拨动开关，输出使用LED。在Quartus集成开发环境中生成bit文件，并下载到FPGA高级开发系统进行板级验证。任务2：分析下图中的组合逻辑电路的功能，已知输入X3X2X1X0为8421BCD码。使用Quartus集成开发环境，基于原理图实现该电路，并编写测试激励文件，对其进行仿真，然后，编写引脚约束文件，其中4位输入使用拨动开关，4位输出使用LED。在Quartus集成开发环境中生成bit文件，并下载到FPGA高级开发系统进行板级验证。本章习题ChapterExercises“10.411本章习题12下图为两路数字温度监测比较电路的应用示例，其中，T1和T2为数字温度传感器，感应的温度信号均为8位数字信