数字电路的FPGA设计与实现-基于Quartus Prime和Verilog HDL-第13讲-同步时序逻辑电路分析与设计

第13讲-同步时序逻辑电路分析与设计1数字电路的FPGA设计与实现——基于QuartusPrime和VerilogHDLFPGADesignandImplementationofDigitalCircuits——BasedonQuartusPrimeandVerilogHDL实验原理ExperimentalPrinciples“13.12同步时序逻辑电路的分析

步骤：①先写时钟方程、输出方程和驱动方程；②将驱动方程代入JK触发器的特性方程，求各个触发器的状态方程；③根据状态方程和输出方程进行计算，列状态表；④画状态图和时序图。3计算状态方程4

③驱动方程

①时钟方程

②输出方程

④特性方程

⑤状态方程画状态表500000100010100010011001110001001010101110011011101110001画状态图和时序图6外部电路连接图7下图为外部电路连接图，其中，时钟输入CP连接到Clock分频模块的1Hz输出端，Clock分频模块的输入与50MHz有源晶振的输出相连，对应EP4CE15F23C8N芯片引脚为T1，输出端Q0～Q2、C使用LED0～LED3表示，点亮为高电平，熄灭为低电平，对应EP4CE15F23C8N芯片引脚依次为Y4、W6、U7、V4。同步时序逻辑电路的设计

用下降沿动作的JK触发器设计一个功能满足左图所示状态转换图的同步时序逻辑电路，根据该状态转换图，利用JK触发器的驱动特性，可得到右表所示的状态转换和驱动真值表。80000010×0×1×0010110×1××00101101××00×0110100××0×1100000×10×0×101100×00××1110111×0×01×111101×0×1×0状态转换图状态转换和驱动真值表卡诺图和驱动方程

根据状态转换和驱动真值表可以画出该电路各个驱动信号的卡诺图，从而得到触发器的驱动方程。9

各驱动信号的卡诺图驱动方程电路逻辑图

根据得到的驱动方程，画出的电路逻辑图如下：10外部电路连接图

与同步时序逻辑电路分析实验相类似，外部电路连接图如下所示，其中的时钟输入CP连接到Clock分频模块的1Hz输出端，Clock分频模块的输入与50MHz有源晶振的输出相连，对应EP4CE15F23C8N芯片引脚为T1，输出Q0～Q2使用LED0～LED2表示，点亮为高电平，熄灭为低电平，对应EP4CE15F23C8N芯片引脚依次为Y4、W6、U7。11实验步骤ExperimentalProcedure“13.212实验步骤13步骤1：新建SynAnalyze原理图工程步骤2：完善SynAnalyze.bdf文件步骤3：添加SynAnalyze_tb.vt仿真文件步骤4：SynAnalyze引脚约束步骤5：新建SynDesign原理图工程步骤6：完善SynDesign.bdf文件步骤7：添加SynDesign_tb.vt仿真文件步骤8：SynDesign引脚约束文件仿真波形14本章任务ChapterTask“13.315本章任务16任务1：分析左图所示的同步时序逻辑电路。然后使用Quartus集成开发环境，对该电路进行仿真，再编写引脚约束文件，在FPGA高级开发系统上进行板级验证。任务2：用下降沿动作的JK触发器设计一个同步五进制减法计数器，要求其状态转换图如右图所示，而且能够自启动，其中C为输出。然后使用Quartus集成开发环境，对该电路进行仿真，再编写引脚约束文件，在FPGA高级开发系统上进行板级验证。任务1逻辑电路任务2状态转换图本章习题ChapterExercises“13.417本章习题18

1.在实