CN114636919B Pcie差分信号链路的多梯度衰减测试系统、方法和电子设备 （上海季丰电子股份有限公司）

本发明提供了一种PCIE差分信号链路的多插槽上插接的衰减子板实现不同衰减梯度的切能够有效地降低PCB设计难度，缩短了芯片测试2衰减子板可活动插接于所述子板插槽上；每个所述衰减子板用于提供一种预设插入损耗；通过更换子板插槽上插接的衰减子板实现不同衰减梯度所述上位机与所述待测PCIE控制芯片相连接；所述待测PCIE控制芯片的所述待测PCIE控制芯片的差分接收端与所述子板插槽的个所述衰减子板的测试输出端与所述子板插槽的差分发送所述上位机用于发送测试指令至所述待测PCIE控制芯片，以使所述待测PC所述待测PCIE控制芯片用于在所述测试模式下通过自身差分发送端输出第一测试信所述上位机用于基于所述交流参数的识别信息确定所述待测PCIE控制芯片在目标插所述校准链路的输入端与所述子板插槽的校准输入端相连接，所述校每条所述测试链路的输入端与所述衰减子板的测试输入端对应连接所述第一级衰减器的输入端与所述衰减链路的输入端相连接，所述第第二级衰减器中电阻的谐振频率不小于所述待测PCIE控制芯片传输信号奈奎斯特频率的28.一种PCIE差分信号链路的多梯度衰减测试方法3接收所述待测PCIE控制芯片返回的第二测试信号的交流参数述第二测试信号为所述待测PCIE控制芯片在所述测试模式下通过自身差分发送端输出第9.根据权利要求8所述的多梯度衰减测试方法，其特征在于，在发送测试指令至待测发送校准信号至所述子板插槽的校准输入端，并接收基于所述校准信号和所述反馈信号判断所述目标衰减子板的校准链路的S参数是否符程序代码使所述处理器执行权利要求8至9中任4其接收的差分信号质量以确定PCIE控制芯片述交流参数的识别信息确定所述待测PCIE控制芯片在目标插入损耗下的性能指标；其中，所述目标插入损耗为目标衰减子板所提供的插5不小于所述待测PCIE控制芯片传输信号奈奎述前述实施方式中任一项所述的PCIE差分信号链路的多梯度衰减测试系统，所述方法包信号为所述待测PCIE控制芯片在所述测试模式下通过自身差分发送端输出第一测试信号，馈信号；基于所述校准信号和所述反馈信号判断所述目标衰减子板的校准链路的S参数是制芯片相连接；待测PCIE控制芯片的差分发送端与子板插槽的差分接收端一一对应连接；6同衰减梯度的切换。与使用芯片测试专板完成PCIE差分信号链路的多梯度衰减设计相比，[0020]图2为本发明实施例提供的一种利用PolarSI软件估算-5dB衰减对应routing线[0021]图3为本发明实施例提供的一种PCIE差分信号链路的多梯度衰减测试系统的系统[0023]图5为本发明实施例提供的一种单条衰减链路采用τ型无源衰减网络的设计原理[0025]图7为本发明实施例提供的一种PCIE差分信号链路的多梯度衰减测试方法的流程7用PolarSI软件估算-5dB衰减对应routing(绕线)线长的示意图，采用经典5Mil线宽和度都是比较长，需要很大layout(布局)空间来routing(绕线)；所以单纯依靠加长信号线Lane)的衰减子板级设计，尤其是在DUT芯片x16或x32位PCIELane(通道)的情况下。当前[0033]图3为本发明实施例提供的一种PCIE差分信号链路的多梯度衰减测试系统的系统槽500，每个衰减子板可活动插接于子板插槽上；每个衰减子板用于提供一种预设插入损[0038]上位机用于基于交流参数的识别信息确定待测PCIE控制芯片在目标插入损耗下8分信号线(包括差分发送端和差分接收端)并尽量短且点对点的连接到子板插槽的相应接为测试母板与衰减子板的信号建立连接的连接器件，为了提升子板+母板这种多梯度衰减测试系统的兼容性和可扩展性，本发明实施例中的衰减子板采用金手指类型的接口端子，套SLOT相对仅使用一套SLOT可以更灵活的进行电路布局，在一定程度上减少了芯片在[0044]在确定目标衰减子板(多个衰减子板中的任意一个衰减子板)正确插接于测试母系统的结构描述可知，该第二测试信号是第一测试信号经过目标衰减子板之后的返回信定出待测PCIE控制芯片的交流参数性能指标(性能指标的具体条目可参考相应协议标准)。如果用户想要知道待测PCIE控制芯片在目标插入损耗下的A参数，那么上位机中应配置能9同衰减梯度的切换。与使用芯片测试专板完成PCIE差分信号链路的多梯度衰减设计相比，本发明实施例在测试母板上预留分别与子板插槽的校准输入端和校准输出端相连接的校[0052]一旦确定校准链路的S参数达标，那么在已知校准链路与单条测试链路采用相同[0053]经过实验证明，如果衰减子板的设计得当，可以把衰减子板的安装空间控制在[0056]上文中介绍了，PCIEGen5(16GHz/差分85欧姆阻抗)需要测试的多种衰减梯度包-1.5-1.5-1.5-1.5-1.5-1.5-1.5-1.5-1.5-1.5的dB值之后，无源衰减τ型网络中，电阻参数的选择可参考以下公式进行计算：Q(x)=100.1x[0063]当衰减子板的layout(布局)设计出初版之后，可以对衰减子板进行链路参数仿[0067]为了保证PCB焊接后的板子在性能上的一致性，因此无源衰减匹配网络的电阻在[0068]综上所述，本发明实施例提供了一种PCIE差分信号链路通过将测试母板分别与多种衰减子板依次结合，即可搭建出多通道和多梯度的衰减链路，衰减测试方法应用于上述实施例一中的PCIE差分信号链路的多梯度衰减测试系统，图7为[0072]步骤S104，接收待测PCIE控制芯片返回的第二测试信号并基于交流参数的识别信息确定待测PCIE控制芯片在目标插入[0074]上述实施例一中已经对PCIE差分信号链路的多梯度衰减测试系统的结构和工作一个通信接口63(可以是有线或者无线)实现该系统网元与至少一个其他网元之间的通信处理器(NetworkProcessor，简称NP)等；还可以是数字信号处理器(DigitalSignal[0086]本发明实施例所提供的PCIE差分信号链路的多梯度衰减测试方法和电子设备的计算机程序产品，包括存储了处理器可执行的非易失的程序代码的计算机可读存储介质，的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示