时序闭合讲解

时序闭合讲解什么是时序闭合？现代片上系统实现中最关键的阶段无时间限制=

没有磁带输出时序收敛是最终结果多年的方法论/脚本/签字确认开发历时数月的模块化和顶层最终物理实现数周的最终校对，包括手动添加噪声和修复DRC错误。变化工艺/设备技术建模标准EDA工具设计方法签核标准

对时间闭合创新技术的

需求

议程时间闭合与新语境示例挑战近期缓解措施示例展望与结论传统观点认为时间闭合N.MacDonald，博通公司，“深亚微米设计中的时序收敛”，2010年DAC知识中心文章顶层网表/规格块级网表/SPEF计时结束所有模式/弯道的静态时序分析大约5

迭代每次迭代中处理的违规类别

（按优先级排序）（1）违反电气规则（2）噪音违规（3）设置违规（4）扣留违规行为按区块划分的计时违规情况明细手动修复正时故障（1）Vt交换、调整大小、缓冲区插入

NDR变化，有用偏斜每次迭代允许的操作

（按优先顺序）（2）Vt交换、调整大小、缓冲区插入

NDR的变化（3）Vt交换、调整大小、缓冲区插入（4）Vt交换、调整大小（5）Vt交换背景一：竞相完成路线图纸模型到v1.0SPICE模型：@N10约12个月许多近期“红砖”材料：ArF、Cu、低介电常数材料……晶圆代工与无晶圆厂模式：谁会放弃利润？时间常数限制了设计与制造的协同演化（年）技术开发、应用市场定义、架构/前端设计（月）RTL到GDS的实现，

可靠性验证（周）晶圆厂延迟、良率学习周期、

设计重制、掩模流程（天数）流程调整，设计ECO这些时间常数之间存在不匹配

模型-硬件不相关性模型保护带加快节点启用速度是一项挑战！背景二：低功耗大挑战低功率=高复杂性多电源电压、

电源和时钟门控、

DVFS、MTCMOS、

多栅极等时间安排上的负担加重流动性大数据绿色数据中心云物联网近代史20纳米90纳米45/40纳米28纳米16/14纳米10纳米≤7nm65纳米BTI温度逆增噪音MCMM麦克斯通EMAOCV/POCVPBA固定边际规格多图案细胞-POCVMOL，BEOLR

动态红外光谱填充效果布局规则BEOL、MOL变体AVS的签核标准SOC复杂性左心室管理信息系统物理感知计时ECO最小植入物改变我MOL和BEOL的上升

电阻率、变异性影响多重图案化BEOL角爆炸降低利润率的关键性高维延迟/转换速率建模；颜色感知布局布线+签核

M2M1V1V0MintVint莫格鳍聚合物M0A分子M3M2M1间距金属间介质层间介质BEOL自由变体格式（LVF）显示出悲观情绪的减少变化二快速、近乎普遍地采用自适应技术（例如，AVS）“建立时间违规”的概念变得模糊不清；移除了时序裕度中的“DC”部分。在流程早期需要启用SI的基于路径的分析。运行时成本、许可费用等开销性能监视器控制块供电电压电路AESJPEGpba和gba查找前10K条时序路径的运行时间（28FDSOI）pba的运行时间是原来的4倍以上新游戏，新目标？设计综合/优化架构；RTL；SP&R；时序/噪声ECO技术与设计赋能SPICE；ITF；库/IP；测试芯片分析MIS；SHPR；SI；PBA；-动态造型LVF；BEOL/MOLσ's；Lib组搁笔收益率与松弛率；MCMM；TBC；AVS；角边距与平边距时间闭合老的新的1模式保持SI仅限CwNLDMMCMMCell-POCV/LVF动态红外光谱宽角/爆炸角、角缩减、交叉角

（BEOLCw、Ccw、RCw、温度、VDD）平边距选择噪音封锁老化/AVS议程时间闭合与新语境示例挑战近期缓解措施示例展望与结论多输入切换多输入开关(MIS)=多个输入开关同时工作传统时序库仅考虑单输入开关（SIS）MIS可能会显著改变电弧延迟

需要更全面的时序模型技术：28FDSOI设计：采用FO3的链式NAND2门BEOL多重图案化影响芯轴M宽度M空间垫片S宽度线1宽度=M宽度MX金属线框2宽度=M间距

–2*S宽度浮式填充线线路末端延伸线端切口芯轴位置尺寸干扰布局后优化与布局布线之间出现了新的“干扰”。器件层（FEOL）的规则变得更加复杂和严格。种植体区域的最小种植体宽度规则氧化物扩散（OD）的最小缺口和折角宽度规则高压高压左心室高压左心室左心室高压高压OD细胞边界位置尺寸干扰（续）排水管对排水管桥台（DDA）示例解答历史上各自独立的停车换乘和路线后优化任务结合起来细胞边界活动区聚合物电源/接地联系DDDSSD√DDA违反最小种植体宽度违反最小种植体宽度违反最小转角/缺口宽度违反角落爆炸16运行模式：额定模式、涡轮增压模式、LP1模式、LP2模式……FE角：FF、FFG、FS、SF、TT、SSG、SS…BE角：C-最差，Cc-最差，RC-最好……温度角：温度反转角……分割角：内存、逻辑轨与同步接口××××提名涡轮提名寿命VddM2M3M1S2W2T2H2​层间介质金属间介质H1T1T3ΔW​ΔT​ΔH​典型的典型的典型的典型的C-best最小最小最大限度C级最差最大限度最大限度最小RC最佳最大限度最大限度最大限度RC最差最小最小最小FFSS超级小队FFGTT晶体管速度议程时间闭合与新语境示例挑战近期缓解措施示例展望与结论一、改进的变异建模蒙特卡罗路径延迟仿真显示，在工艺偏差下路径延迟分布不对称

需要分别计算建立时间和保持时间的σ值进行分析LVF可以处理这种非高斯分布（摘自[Rithe等人]）二、加强型后端连接角（“TBC”）布线设计使用传统BEOL角（CBC）进行时序分析生态使用CBC违规次数=0？完毕常规签核不布线设计对时间关键路径进行分类GTBCGCBC生态使用CBC使用TBC进行时间分析违规次数=0？利用CBC进行时间分析违规次数=0？生态使用TBC完毕我们的工作不不[ICCD14]传统BEOL角落的悲观情绪（CBC）假设：当给定CBC处评估的延迟大于标称延迟+3σj时，最大（建立时间）路径pj是“安全的”。

dj(YCBC)≥3σj+dj(Y典型值)对于给定的路径，我们可以比较统计延迟变化和从给定的CBC获得的延迟。

αj=3σj/Δdj(YCBC)

Δdj(YCBC)=[dj(YCBC)-dj(Ytyp)]

YCBC{Ycw,Ycb,Yrcw,Yrcb}较小的αj

这意味着存在一种强烈的悲观情绪。延迟-3σdj(YCBC)-dj(Ytyp)3σj​​极度悲观比例因子α

Cw、RCw的延迟变化具有较小Δdrcw的路径

和Δdcw

具有较大的α((Δdrcw)时，存在αj>0.6

<3%)且(Δdcw<3%))基于Δdrcw确定收紧BEOL拐角的路径和ΔdcwαΔd(Ycw)/d(Ytyp)Δd(Yrcw)/d(Ytyp)

适用于TBC路径的实用过滤器顺时针​rcw​Gtbc=可以使用收紧拐角安全签名

的路径：（路径（Δdcw）

大于Acw))或(路径与(Δdrcw

大于Arcw))Δd(Ycw)/d(Ytyp)Δd(Yrcw)/d(Ytyp)加强BEOL边角的好处WNS和TNS分别最多减少了100ps和53ns。#时间违规率降低了24%至100%[摩尔定律：每周降低1%！]TBC-0.6：更多益处

降低利润率与使用TBC的路径数量之间的权衡三、灵活的FF时序→保证金恢复设置c2q抓住c2qC2q-设置-保持表面设置抓住c2q触发器的建立时间、保持时间和时钟到Q（C2Q）延迟

⇒价值观相互依存，但并非固定不变灵活的触发器时序模型可以利用工作（功能/测试）模式

⇒STA中“免费”降低悲观性顺序LP：设置-c2q选项保持-c2q选项目标：为每个FF实例找到最佳的{setup,hold,c2q}参数。[ISQED14]抓住c2q1c2qn...设置-保持-c2q

灵活模型设置-保持-c2q固定模型灵活的时间模型减少悲观情绪独立数据通路：使用固定触发器时序模型会错失性能优化机会。470马力480ps460马力470马力460马力480ps最终幻想3FF1最终幻想2设置：10psc2q：20ps设置：10psc2q：20ps设置：20psc2q：10ps总计：500便士总计：500便士总计：500便士20ps

10便士

10ps

20ps520ps？

500ps！改进的时序签核流程提取路径时序信息LP配方采用灵活的触发器时序模型求解序列线性规划问题（STA_FT最大值，STA_FT最小值）标注新的时序模型对于每个触发器解决方案网表（如果路由，则包括SPEF）带注释的计时签核要点总结免费修复时序违规问题在一家采用65nm工艺的代工厂中，5个设计方案的平均裕量改进为48ps。下一个更好地利用不相交的循环/模式更精确地模拟设置-保持-c2q权衡电路优化应充分利用触发器时序模型的灵活性。四、更完善的签字定义VBTI：用于BTI老化估算的电压V库：时序库特性分析的供电电压Vfinal：具有AVS的电路在寿命结束时的VddV库VBTI贬值图书馆|ΔVt|​电路实现和验收电路BTI降解和AVSV最终？鸡与蛋循环VBTI和Vlib取决于AVS期间的老化（Vfinal）最终电压取决于电路电路实现取决于V_BTI和V_lib[日期13]观察与启发式观察结果1：V最终对时间关键路径上的细胞不敏感观察结果2：在整个生命周期内保持恒定的Vfinal时，ΔVt≈自适应VddBTI=Vlib=Vheur≈Vfinal来解决“先有鸡还是先有蛋”的循环问题。启发式方法1：使用关键路径副本的平均值来估计Vfinal（Vheur）启发式方法2：用常数V近似AVS中的Vdd低的V库高的V库低的

VBTI较慢的电路衰老程度较低更快的电路衰老程度较低高VBTI较慢的电路衰老加剧更快的电路衰老加剧实验结果：一个“拐点”实验设置：DC/ACBTI@125°C32nmPTM技术4个基准电路实现乐观老化库

功耗损失大我们的方法找到了面积和功率权衡的“拐点”。过于悲观的老化库→大面积惩罚忽略AVS

更大的面积议程时间闭合与新语境示例挑战近期缓解措施示例展望与结论引人深思EDA工具在时序收敛领域的创新发挥了重要作用。例如，物理感知型ECO、动态红外感知型STA，……工艺和器件创新将继续对时间收尾构成挑战。“实际的”铸造厂专用金属填充材料工艺增强（例如气隙）FinFET中高电流密度引起的自发热SoC级设计收敛复杂度如何呢？更合理的预算时间安排、约束条件的演变、高层与部门层面努力的协调注意……利润空间越来越小唾手可得的果实正在被迅速采摘关键：提高分析精度，增强极端模式下的模型-硬件相关性BEOL+MOL+多重图案化电阻缩放、音调缩放、变化→微妙的平衡需要更好的建模和拐角定义整合图书馆、布局、布线、STA变异模型统计SPEFLVF，PVT变异的统一模型（减少库的数量！）搁笔广泛采用自适应技术（例如，AVS）并制定新的验收标准/目标设计特有的收紧边角十字角球（FSG，SFG）热应力？3D集成！感谢……感谢罗伯·艾特肯邀请我进行这次演讲ChristianLutkemeyer、IsadoreKatz、SorinDobre、Tuck-BoonChan、KwangokJeong、NancyMacDonald和JohnRedmond的讨论和意见。加州大学圣地亚哥分校超大规模集成电路计算机辅助设计实验室学生：李慧仁、李佳佳、罗慕龙、孙亚平、陈伟廷谢谢！备用幻灯片延迟变化ααC-worst时的Δ延迟

[d(Ycw)–d(Ytyp)]/d(Ytyp)某些路径的α>1.0

CBC可能低估延迟变化但这些路径在另一