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一种集成电路静态时序分析中的路径分析本发明公布了一种集成电路静态时序分析基于时钟树深度枚举的分组延迟信息计算和候取松弛值前k小的路径，得到时序违例最严重的前k条路径结果。通过本发明能够支持公共悲观2在基于时钟树深度枚举的延迟信息计算步骤中，将时钟树指定深通过上述步骤实现集成电路静态时序分析中的路径分析，得到支对于建立时间传播，将时钟树深度d以上部分的树边设置为最小延迟，深对于建立时间传播，定义每个有向无环图节点的延迟极值为所有以该再计算从时钟树根节点到每个时钟树上的节点的累计延迟，即3迟信息上进行计算具体包括初始路径计算和路径在各寄存器的初始路径的基础上，进行路径的迭代生成；将具体在对每个深度d生成的k条候选路径中，取出路径的起点和终点4析过程中的路径分析步骤的算法和数据结构进行设计，使之能够支持公共悲观路径消除[0005]时序分析通常会被放到设计自动化步骤(比如布局和布线)的内层循环中作为优[0008](2)对于支持公共路径悲观消除的工具，大部分是通过蛮力枚举的方法遍历所有的起点终点寄存器对来进行计算的，这导致路径分析阶段的时间相比不开启公共路径悲5[0009](3)部分上述软件通过针对特定电路的运算特点进行剪枝优化，以达到减少运行因此需要消除的悲观量不同，因而在不考虑悲观量的情况下获取的前k条时序违例路径不[0014]一种集成电路静态时序分析中的路径分析方法，该方法支持公共路径悲观消6[0019]进行基于分组约束的时延传播，包括建立时间(setup)传播和保持时间(hold)传第二小可能的延迟，且满足该延迟与最小可能的延迟来源的时钟树节点属于不同的组号。束值和延迟信息计算出以该寄存器为终点的时序违例最严重的路径，即松弛值最小的路7[0027]以上是本发明进行路径分析的三个步骤。通过上述A,B,C三个步骤就可以完成一[0033]图4是本发明具体实施过程中基于时钟树深度枚举的分组延迟信息计算的示意8[0042]进行基于分组约束的时延传播，包括建立时间(setup)传播和保持时间(hold)传间约束值(虚线)，d＝1之下的部分以及组合逻辑的有向无环图采取最晚时间约束值(实9

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