雨课堂学堂在线学堂云《数字集成电路与系统设计（电子科技）》单元测试考核答案

第1题被誉为“晶体管之父”的是A克劳德·香农B阿兰·图灵C威廉姆·肖克利D戈登·摩尔第2题摩尔定律描述的是A芯片上晶体管集成度的发展趋势B互联网带宽的发展趋势C微处理器价格的发展趋势D芯片内电路功耗的发展趋势第3题在IC设计时，关于全定制技术和半定制技术，以下说法正确的是A全定制技术比半定制技术更适合用于大规模的集成电路设计B采用全定制技术比采用半定制技术的开发周期更短C采用全定制技术比采用半定制技术的开发费用更低D采用全定制技术比采用半定制技术更容易获得高的集成度和好的性能E以上都正确第4题以下不属于FPGA基本组成结构的是A可编程内连线B可编程I/O块C可编程与非门阵列D可编程逻辑块第5题以下不属于可编程逻辑器件的是AFPGABPLD/CPLDCCPUDROM/RAME74LS138正确答案：E第6题以下说法正确的是ACPLD是现场可编程逻辑器件的英文缩写B目前市场上主流的数字FPGA是基于查找表结构实现的CPAL是基于可编程与阵列和可编程或阵列实现的DROM/RAM是基于可编程与阵列和不可编程或阵列实现的E以上都正确第7题按产品形态分，属于通用标准产品的集成电路是ACPUBFPGACASICDPLD/CPLDE以上都属于F以上都不属于第8题以下属于集成电路产业链中的厂商是A芯片设计公司FablessB代工厂FoundryC集成设备商IDMD封装测试厂EEDA工具厂商F以上都是G以上都不是正确答案：F第9题基于SRAM的FPGA器件，在每次上电后必须进行一次配置。第10题FPGA更适合完成各种算法和组合逻辑，CPLD更适合于完成时序逻辑。第11题CPLD的连续式布线结构决定了它的时序延迟是均匀的和可预测的，而FPGA的分段式布线结构决定了其延迟的不可预测性。第1题制定产品技术规格书的主要目的是A定义产品的功能及性能B定义产品的代码风格C定义产品的测试策略D定义产品的市场售价第2题IP核在大规模集成电路设计中具有十分重要的作用，下列描述正确的是A硬IP与特定工艺相关，无法再进行修改B硬IP是以HDL代码形式提交给用户的，可以再进行修改C硬IP是以最终的掩膜图形式提交给用户的，跟工艺无关D软IP是以HDL代码形式提交给用户的，但是无法再进行修改E以上都正确F以上都不正确第3题在SoC设计中，以下说法错误的是ASoC设计是基于IP的设计BSoC设计需要考虑软硬件协同验证问题CSoC中通常包含微处理器，因而也需要考虑计算机体系结构的特点DSoC就是更复杂一些的硬件电路，传统的硬件设计方法完全可以胜任第4题EDA的中文含义是A计算机辅助计算B计算机辅助制造C计算机辅助设计D电子设计自动化第5题在EDA工具中，负责把HDL代码转换成硬件电路网表的软件称为A仿真器B编辑器C综合器D下载器第6题在FPGA开发设计中，负责在目标器件上实现布局布线的EDA工具称为

A仿真器B适配器C综合器D下载器第7题FPGA开发实现过程包括设计输入、逻辑综合、器件适配、编程下载、功能仿真、时序仿真、硬件测试等步骤，以下正确的设计流程是A设计输入、功能仿真、逻辑综合、器件适配、时序仿真、编程下载、硬件测试B器件适配、编程下载、设计输入、逻辑综合、功能仿真、时序仿真、硬件测试C逻辑综合、设计输入、功能仿真、时序仿真、器件适配、编程下载、硬件测试D设计输入、器件适配、功能仿真、逻辑综合、编程下载、时序仿真、硬件测试第8题FPGA设计开发过程中，产生的用于器件编程的数据文件是A熔丝图B仿真图C原理图D位流E版图3-8-作业第1题HDL语言支持多种设计描述风格，以下错误的是A器件描述B结构描述C数据流描述D行为描述第2题在VerilogHDL语言中，时钟clk信号的下降沿可以表示为AposedgeclkBnegedgeclkCclk=’1’Dclk=’0’第3题VerilogHDL语言对大小写A敏感B不敏感C只能用小写D只能用大写第4题在VerilogHDL语言中，电平敏感信号触发的always块中如果存在不完整的if语句，则综合后可能得到A触发器B译码器C锁存器D选择器第5题关于Testbench，以下说法错误的是ATestbench也是一个Verilog模块BTestbench可以使用Verilog中的不可综合语句来产生输入激励CTestbench本身不需要定义输入输出信号DTestbench需要先综合再使用第6题在进行硬件设计优化时，主要有面积优化（价格优先）和性能优化（速度优先）两个思路。下面方法中能够实现面积优化的是A增加流水结构，缩短关键路径B使用串行算法，共享硬件资源C使用并行算法，支持多入多出D增加浮点单元，提高运算速度E以上都可以用于面积优化F以上都不能用于面积优化第7题关于Mealy型状态机和Moore型状态机，以下描述错误的是AMealy机和Moore机中的状态都可能随着输入的变化而变化BMealy机的输出由输入和状态共同决定，而Moore机的输出仅由状态决定C实现相同的功能时，Moore机所需的状态数可能更少D通常Moore机的输出毛刺更少第8题状态机编码方式中，占用触发器最多、但可减少状态译码组合逻辑资源的方式是

A独热码B二进制顺序编码C格雷码DBCD码第9题数字系统设计时，通常总是可以将其划分为两大模块，即控制器和A运算器B寄存器C数据通路D内部总线第10题以下Verilog语句最有可能描述的是assignc=!(a&b)；A或门B与门C非门D或非门E与非门F异或门G同或门正确答案：E第11题以下Verilog语句最有可能描述的是

assign{c,d}=a+b;A与运算B或运算C半加器D全加器第12题以下Verilog代码最有可能描述的是

always@(posedge

clk_in)

beginif(reset)

clk_out<=1'b0;

elseif(enable)

clk_out<=

!clk_out;

endA分频器B计数器C序列检测器D触发器E锁存器F多路选择器G比较器H移位寄存器I桶形移位器第13题以下Verilog代码最有可能描述的是always

@(*)beginy=0;if(!sel)y=a;elsey=b;endA分频器B计数器C序列检测器D触发器E锁存器F多路选择器G比较器

H移位寄存器I桶形移位器正确答案：F第14题以下Verilog代码最有可能描述的是module

shiftreg_PA(E,A,clk,rst);

output

A;

input

E，clk,rst;reg

A,B,C,D;always@(posedgeclkorposedgerst)begin

if

(rst)begin

A=0;B=0;C=0;D=0;end

else

beginA<=B;

B<=C;

C<=D;

D<=E;endendendmoduleA异步复位的移位寄存器B同步复位的移位寄存器C同步置位的移位寄存器D异步置位的移位寄存器第15题一个带有进位（或借位）的4bit加法-减法器，当控制信号con为0时进行加法运算，当控制信号con为1时进行减法运算。下面下划线处最有可能的Verilog代码是moduleadd_sub_4bit(a,b,ci,con,s,co);

input[3:0]a,b;input

ci,con;

output[3:0]s;

outputco;

reg[3:0]s;

regco;

always@(________)beginIf(con)

{co,s}=a-b-ci;

else{co,s}=a+b+ci;endmoduleAa,b,ciBa,b,ci,con,s,coCclkDa,bE*

正确答案：E第16题算术逻辑运算单元(ALU)是CPU的重要组成部分。下面Verilog代码描述了一个ALU单元根据信号opcode取值实现的加、与、异或、跳转等基本操作运算。下面下划线处最有可能的Verilog代码是modulealu(alu_out,zero,data,accum,alu_clk,opcode);output[7:0]alu_out;outputzero;input[7:0]data,accum;input[2:0]opcode;inputalu_clk;reg[7:0]alu_out;parameterHLT=3'b000,SKZ=3'b001,ADD=3'b010,ANDD=3'b011,XORR=3'b100,LDA=3'b101,STO=3'b110,JMP=3'b111;assignzero=!accum;always@(posedgealu_clk)begin________(opcode)

HLT:alu_out<=accum;

SKZ:alu_out<=accum;

ADD:alu_out<=data+accum;

ANDD:alu_out<=data&accum;

XORR:alu_out<=data^accum;

LDA:alu_out<=data;

STO:alu_out<=accum;

JMP:alu_out<=accum;

default:alu_out<=8'bxxxx_xxxx;

______endendmoduleAif

endifBwhileendwhileCcase

endcaseDtable

endtable第17题CPU中程序计数器用于提供下一条待取指令的存放地址。下面Verilog代码描述了两种形成程序计数器（pc_addr）新值的方式：其一是顺序执行的时候，其二是遇到要改变顺序执行程序的情况（如执行跳转指令JMP后）。下面下划线处最有可能的Verilog代码是modulecounter(pc_addr,ir_addr,load,clock,rst);

output[12:0]pc_addr;input[12:0]ir_addr;

inputload,clock,rst;reg[12:0]pc_addr;always@(posedgeclockorposedgerst)

//clock或rst上升沿来的时候beginif(rst)

pc_addr<=13'b0_0000_0000_0000;else

if(load)//（跳转指令）pc_addr<=ir_addr;

elsepc_addr<=___________;（顺序执行情况）

endendmoduleAir_addr+1Bpc_addr+ir_addrCpc_addrDpc_addr+1Eir_addr4-5-作业第1题关于信号路径，以下说法错误的是A路径可以是从输入引脚到寄存器输入端B路径可以是从输入引脚到输出引脚C路径可以是从寄存器输出端到寄存器输入端容D路径可以是从寄存器输出端到输出引脚E路径可以包含组合电路也可以包含触发器正确答案：E第2题关于最长路径（关键路径），以下说法错误的是A电路中的最长路径决定了电路的最高工作速度B为了提高电路性能，可以采用流水线技术截断最长路径C触发器的建立时间和保持时间变化并不会影响最长路径D在高速电路中，最长路径会受到信号线长度的影响第3题关于触发器的建立时间和保持时间，以下说法错误的是A建立时间和保持时间通常都很小，因此电路设计时通常都可以忽略不计B建立时间（setuptime）是指在时钟有效沿到来之前，数据信号需要保持不变的时间C保持时间（holdtime）是指在时钟有效沿到来之后，数据信号需要保持不变的时间D时间裕量是指数据信号在时钟有效沿前/后实际保持不变的时间和需要的建立/保持时间约束之间的差值。E如果建立/保持时间不足（即时间裕量为负数），触发器就可能会在时钟沿过后进入亚稳态，无法正确保存数据，造成电路功能失效第4题电路的时序验证主要包括动态时序验证DTA和静态时序验证STA，以下说法错误的是A动态时序验证一般会使用事件驱动仿真的方式B动态时序验证比静态时序验证效率更高，速度更快C静态时序验证一般采用数学方法直接对路径进行分析，并不需要输入激励D静态时序验证比动态时序验证效率更高，速度更快第5题消除时序违约的方法一般包括A增大时钟周期B缩短关键路径C更换高速器件库D更换工艺库E改进算法或架构F以上都可以G以上都不对正确答案：F5-6-作业第1题串行化设计是一种硬件优化方法，下列描述正确的是A串行化是一种速度优化方法，不会有面积优化效果B串行化是一种面积优化方法，不会有速度优化效果C串行化是一种速度优化方法，可能也同时有面积优化效果D串行化是一种面积优化方法，可能也同时有速度优化效果第2题流水线设计是一种硬件优化方法，下列描述正确的是A流水线是一种速度优化方法，不会有面积优化效果B流水线是一种面积优化方法，不会有速度优化效果C流水线是一种速度优化方法，可能也同时有面积优化效果D流水线是一种面积优化方法，可能也同时有速度优化效果6-3-作业第1题以下不属于IC后端设计步骤的是A版图规划B功能仿真C全局布线D模块布局第2题关于IC后端验证，以下说法错误的是A一致性检查LVS也叫等价性检查，是为了确保版图与原理图功能一致B电路规则检查ERC是为了确保版图符合电学设计规则C后端验证时，因为耗时太长