CN119397987A 布线布局设计方法、程序及记录媒体 （株式会社半导体能源研究所）

202080018248.42020.03.09抽出布线布局的布线电阻和寄生电容。使用Q学习更新布局信息，生成新的布线布局。在Q学习23术领域涉及一种物体、工作方法或制造方法。此外，本发明的一个方式涉及一种工序提出了用来将寄生电容及布线电阻设定为允许值以下的布线布局的导体的晶体管的存储装置保持利用人工神经网络的计算中需要的权重数据(weight[0013]产生在布线中的寄生电容及布线电阻会导致通过布线传输的信号波形的劣化及4[0014]本发明的一个方式的目的之一是提供一种在满足设计规则的同时布线电阻及寄的第七步骤以及根据学习的结果改变第一布局信息布线布局的寄生电容值的第一寄生电容值及作为第一布线布局的布线电阻值的第一布线行DRC的第五步骤、取得作为第二布线布局的寄生电容值的第二寄生电容值及作为第二布5领域的普通技术人员可以很容易地理解一个事实就是其方式及详细内容在不脱离本发明附图中共同使用相同的符号来表示相同的部分或具有相同功能的部分，而省略其重复说6的部分。源极布线是指用来电连接至少一个晶体管的源电极与其他电极或其他布线的布的部分。漏极布线是指用来电连接至少一个晶体管的漏电极与其他电极或其他布线的布7[0061]这些构成要素通过传送通道101彼此电连接。构成要素间的信息的发送和接收可成区域所具有的金属氧化物优选为包含元素M的氧化物半导体。元素M优选是铝(Al)、镓8多个纳米晶连结的区域中晶格排列一致的区域与其他晶格排列一致的区域之间的晶格排外部输入/输出部180及通信部190等的[0070]运算部140具有进行关系到设计系统整体的工作的运算的功能，例如可以使用中[0071]运算部140具有根据布局信息设定连接多个端子的布线布局(布线形状及布线路[0074]此外，控制部130、运算部140或AI150也可以包括DSP(DigitalSignal微处理器也可以由FPGA(FieldProgrammableGateArray：现场可编程门阵列)或FPAA(FieldProgrammableAnalogArray：现场可编程模拟阵列)等PLD(ProgrammableLogic[0076]存储部160具有储存关系到设计系统100的工作的程序及设[0077]作为设置在存储部160中的RAM，例如可以使用DRAM(DynamicRandomAccess本输入/输出系统)或固件等。作为ROM，可以使用遮罩式ROM、OTPROM(OneTimeProgrammableReadOnlyMemory：一次可编程只读存储器)、EPROM(Erasable过紫外线照射可以消除存储数据的UV_EPROM(Ultra_VioletErasableProgrammable9[0081]作为辅助存储部170，例如也可以使用采用非易失性存储元件的存储装置诸如快(PhasechangeRAM：相变随机存取存储器)、ReRAM(ResistiveRAM：电阻随机存取存储器)等。另外，例如也可以使用硬盘驱动器(HardDiscDrive：HDD)或固态驱动器(Solid将设置在设计系统100的外部的存储装置用作辅助存储部170，而不将辅助存储部170内置通信部190以无线通信发送并接收数据的[0084]外部输入/输出部180具有控制外部设备与设计系统100间的信号的输入/输出的[0085]例如，可以将在设计系统100中生成的布局数据等通过外部输入/输出部180供应网、PAN(PersonalAreaNetwor电路是用来将各国法制所规定的频带的电磁信号与电信号彼此变换且使用该电磁信号以当进行无线通信时，作为通信协议或通信技术可以使用：通信标准诸如LTE(LongTerm的一个方式的设计系统100的执行程序的信号通过外部输入/输出部180或通信部190被输[0094]布局信息111、网表112及设计规则113等既可以为辅助存储又可以为通过外部输入/输出部180供应到设计系有时多个始点端子与一个终点端子电连接。基于网表112决定电连接哪个始点端子与哪个[0106]在步骤S310中得到的布局信息也可以为用硬件描述语言(HDL：HardwareDescriptionLanguage)记载端子间的连接关系的网表。或者，也可以为用SPICE(SimulationProgramwithIntegratedCircuitEmphasis：仿真电路模拟器)等记载端t)的更新式可以由算式1表示。[0116]可以在上述动作值函数Q(st，at)的估算中使用深度学习。有t)的估算中使用深度学习的学习算法称为DeepQ_Learning(深度Q学习)，将在Deep耗大。因此，上述积和运算优选使用模拟积和运算电路(以下，将其称为APS(Analog[0124]作为上述模拟存储器，可以使用多值快闪存储器、ReRAM(ResistiveRandom规则时，进行步骤S326而不进行步骤S325。在新的布线布局满足设计规则时，进行步骤数τ增加时的负奖励。过将机械学习之一的强化学习用于布线布局的最优化，可以探索到人探索不到的布线布前一层的两个神经元。神经元N被输入前一层的神经元的输出x1及前一层的神经元的输出x2。在神经元N中，算出输出x1与权重w1的乘法结果(x1w1)和输出x2与权重w2的乘法结果和运算电路的电路规模或因向存储器访问的次数的减少而实现处理速度的提高及功耗的置MAC具有进行对应于神经元间的连结强度(权重)的第一数据与对应于输入数据的第二数[0161]图6示出存储单元MC及存储单元MCref的具体结构例子。虽然在图6中作为典型例及存储单元MCref中可以使用同样的结构。存储单元MC及存储单元MCref都包括晶体管从布线VR供应低电源电位(接地电位等[0163]将与晶体管Tr11的源极和漏极中的一个、晶体管Tr12的栅极以及电容器C11的第BL[1]流到存MCref[1]MCref[2]分别从布线BLref流到[0166]由于晶体管Tr11具有保持节点NM或节点NMref的电位的功能，所以晶体管Tr11的体管Tr12使用OS晶体管的情况下，能够使用与晶体管Tr11相同的制造装置制造晶体管[0168]电流源电路CS连接于布线BL[1]至[n]及布线BLref。电流源电路CS具有向布线BL[0169]电流镜电路CM包括布线IL[1]至[n]及布线ILref。布线IL[1]至[n]分别连接于布接部分记载为节点NP[1]至[n]。此外，布线ILref与布线BLref的连接部分记载为节点[0170]电流镜电路CM具有将对应于节点NPref的电位的电流ICM流到布线ILref的功能及还将该电流ICM流到布线IL[1]至[n[1]至[n]流到单元阵列CA的电流记载为IB[1]至[n]。此外，将从电流镜电路CM通过布线[0171]电路WDD连接于布线WD[1]至[n]及布线WDref。电路WDD具有将对应于储存在存储[m]连接。电路WLD具有将选择写入数据的存储单元MC或存储单元MCref的信号供应到布线出从布线BL[1]至[n]流到偏置电路OFST的电流量及/或从布线BL[1]至[n]流到偏置电路[0173]图7示出偏置电路OFST的结构例子。图7所示的偏置电路OFST包括电路OC[1]至极中的一个及晶体管Tr22的栅极的节点称为节点N[0178]如上所述，对应于通过偏置电路OFST检测出的电流量及/或电流的变化量的信号通过布线OL[1]至[n]输入到激活函数电路A[0179]激活函数电路ACTV连接于布线OL[1]至[n]和布线NIL[1]至[n]。激活函数电路活函数电路ACTV变换的信号作为输出数据输出到布线NIL[1线RW[1]及布线RW[2]的电位推移、以及电流IB[1]_Iα[1]和电流IBref的值的推移。电流IB地电位大VPR_VW[2，1]的电位，布线WDref的电位成为比接地电位大VPR的电位。注意，电位流源电路CS供应电流。流过布线BLref的电流排出到电流镜电路CM及存储单元MCref[1]、X[1]对应于供应到存储单元MC[1，1]及存储单元MCref[1]的第二数[0205]晶体管Tr12的栅极的电位的变化量相当于布线RW的电位的变化乘以根据存储单单元MCref[1]的电容器C11，因电容耦合而节点NM[1，1]及节点NMref[1]的电位都上升[0232]根据算式(E1)至算式(E8)及算式(E12)至算式(E15)[0236]如算式(E11)和算式(E16)所示，输入到偏于供应到一个神经元的输入数据的数量并使存储单元MC的列数n对应于神经元的数量。例将存储单元MC的行数m设定为从输入层IL供应的输