CN119414213A 一种时钟芯片ate测试电路及测试方法 （深圳市电科星拓科技有限公司）

道麻岭社区科研路9号比克科技大厦请求不公布姓名请求不公布姓名本发明提供了一种时钟芯片ATE测试电路及差分输出端，ATE测试电路包括第一阻抗匹配电2第一匹配电阻接入电路，用于控制第一匹配电阻的接入；所第二匹配电阻接入电路，用于控制第二匹配电阻的接入；所终端匹配电阻接入电路，用于控制终端匹配电阻的接入；所述参考电压与参考地接入电路，所述参考电压与参考地接入电路2.根据权利要求1所述的时钟芯片ATE测试电所述第一开关的第一端与所述第一匹配电阻接入电路的第一端连接，第所述第二开关的第一端与所述第一匹配电阻接入电路的第一端连接，第端经第一匹配电阻与所述第一匹配电阻接入电路3.根据权利要求1所述的时钟芯片ATE测试所述第三开关的第一端与所述第二匹配电阻接入电路的第一端连接，第端经第二匹配电阻与所述第二匹配电阻接入电路所述第四开关的第一端与所述第二匹配电阻接入电路的第一端连接，第4.根据权利要求1所述的时钟芯片ATE测试电路，其特征在所述第五开关的第一端接至第一匹配电阻接入电路的第二端，第五5.根据权利要求4所述的时钟芯片ATE测所述参考电压源的输出端经第七开关接至第一终端匹配电阻与第二终端匹配电阻之所述参考地经第八开关接至第一终端匹配电阻与第二终端匹配电阻之间的37.根据权利要求2~6任一项所述的时钟芯片ATE9.一种时钟芯片ATE测试方法，其特征在于，基于权利要4的互补金属氧化物半导体逻辑电平标准；2、LVPECL（LowVoltagePositiveEmitter[0009]通常时钟芯片都应兼容以上时钟输出类型，ATE测试也需要覆盖所有输出类型的5[0011]本发明第一方面提供了一种时钟芯片ATE测试电路，所述时钟芯片具有第一差分第二端经第一匹配电阻与所述第一匹配电阻接入第二端经第二匹配电阻与所述第二匹配电阻接入6所述参考电压源的输出端经第七开关接至第一终端匹配电阻与第二终端匹配电所述参考地经第八开关接至第一终端匹配电阻与第二终端匹配电阻之间的公共[0019]本发明第二方面提出了一种时钟芯片ATE测试方法，基于第一方面所述的时钟芯[0020]作为一种优选方案，所述实现时钟芯片不同类型的差分输出信号的测试包括通过该测试电路可以实现时钟芯片不同类型输出7电路的第一端与时钟芯片的第一差分输出端Clock_out_1连接，第一匹配电阻接入电路的第二端经第一阻抗匹配电路接至第一测试端Test_1，第一测试端Test_1与ATE连接完成测接入电路的第一端与时钟芯片的第二差分输出端Clock_out_2连接，第二匹配电阻接入电路的第二端经第二阻抗匹配电路接至第二测试端Test_2，第二测试端Test_2也与ATE连接接入电路的第二端连接第二匹配电阻接入电[0032]参考电压与参考地接入电路主要用于控制参考电压与参考地GND的接入，该参考电压与参考地接入电路通过接至终端匹配电阻8与第二匹配电阻接入电路的控制，可以实现时钟芯片差分输出的LVPECL模式特性的测试，阻R3与第二终端匹配电阻R4之间的公共节点；参考地GND经第八开关K8接至第一终端匹配一阻抗匹配电路和第二阻抗匹配电路的阻抗匹配可以通过PCB板9[0046]通过本发明提出的时钟芯片ATE测试电路，通过一个兼容电路可以满足不同输出分输出分别经过第一阻抗匹配电路和第二阻抗匹配电路到达第一测试端Test_1和第二测第二终端匹配电阻R4接到参考电压与参考地接入电路中的参考电压源VT（该测试模式下，参考电压源VT输出电压=VDD0_2再经第一阻抗匹配电路、第二阻抗匹配电路到达第一测第二终端匹配电阻R