CN119451088A 半导体结构、半导体结构制备方法、存储器及存储系统 （长江存储科技有限责任公司）

的阵列基板制备方法能够使位于阵列区的多个2在位于所述阵列区和所述非阵列区所述第一牺牲层在位于所述阵列区的所述电容孔内形成与所述第一所述半导体层的方向依次分布的第一子牺牲层和第一绝缘层；所述去除所述第一牺牲层，在所述第一绝缘层位于所述阵列区的部分形成暴露部分所述第一子牺牲层的多个第在所述第二绝缘层形成暴露部分所述第二子牺牲层的第二3离所述半导体层的方向依次分布的第一子牺牲层和第一绝缘层；所述去除所述第一牺牲在所述阵列区的所述第一绝缘层形成第三开口区域在位于所述阵列区的所述第二绝缘层形成第四开在所述电容孔的底面和内侧面形成第一导电层，以在所述电容孔内形成所述第一电45[0019]在所述第一绝缘层位于所述阵列区的部分形成暴露部分所述第一子牺牲层的多6[0027]在一些实施例中，所述将位于所述第一孔段内的至少部分所述7[0057]本申请实施例提供的半导体结构制备方法通过在位于阵列区和非阵列区第一牺使阵列区内靠近非阵列区的电容孔的大小与阵列区的其它区域的电容孔的大小保持一致，从而避免靠近阵列区边缘的第一牺牲层被去除后出现形成于电容孔内的支撑柱倾倒的问[0059]图1为本申请实施例提供的半导体结构制备过程中在第一牺牲层形成电容孔后的[0061]图3为本申请实施例提供的半导体结构制备过程中在电容孔内形成第二牺牲层后[0063]图5为本申请实施例提供的半导体结构制备过程中形成去除阵列区的电容孔内的[0065]图7为本申请实施例提供的半导体结构制备过程中形成第一电极和支撑层后的剖8[0069]图11为本申请实施例提供的半导体结构制备过程中形成形成第一开口区域后的[0071]图13为本申请实施例提供的半导体结构制备过程中去除非阵列区的电容孔内的[0073]图15为本申请实施例提供的半导体结构制备过程中去除第一子牺牲层后的俯视[0075]图17为本申请实施例提供的半导体结构制备过程中去除非阵列区的电容孔内的[0077]图19为本申请实施例提供的半导体结构制备过程中形成第二开口区域后的俯视[0079]图21为本申请实施例提供的半导体结构制备过程中去除第二子牺牲层后的俯视[0085]图27为本申请实施例提供的半导体结构制备过程中对平坦化层进行研磨后的俯[0089]图31为本申请实施例提供的半导体结构制备过程中去除阵列区的第一子牺牲层[0091]图33为本申请实施例提供的半导体结构制备过程中形成第四开口区域后的俯视9[0113]本申请实施例提供的半导体结构制备方法通过在位于阵列区和非阵列区第一牺使阵列区内靠近非阵列区的电容孔的大小与阵列区的其它区域的电容孔的大小保持一致，从而避免靠近阵列区边缘的第一牺牲层被去除后出现形成于电容孔内的支撑柱倾倒的问设区域的边缘的刻蚀负载(etchloading)存在很大的差异，会造成不同程度的刻蚀不足[0115]而本申请实施例提供的半导体结构制备方法通过在位于阵列区和非阵列区的第致去除第一牺牲层时靠近预设区域边缘处的电容孔内的支撑柱剥离(peeling)倾倒的问[0116]图1至图34为本申请实施例提供的半导体结构在不同工艺步骤下的俯视图和剖视图。下面将结合图1至图34对本申请实施例提供的半导体结构制备方法的步骤S210至步骤[0123]本申请实施例中，可以采用诸如化学气相沉积(ChemicalVaporDeposition,CVD)、物理气相沉积(PhysicalVaporDeposition,PVD)、原子层沉积(PhysicalVaporDeposition,ALD)或其任何组合的薄膜沉积工艺在半导体层110上形成第二子牺牲层126和第二绝缘层127，第二子牺牲层126和第二绝缘层127位于第一子牺牲层124和第一绝缘层125为不同的材料，第二子牺牲层126和第二绝缘层127的为不同的材料，牺牲层126均为氧化物(例如二氧化硅)。第一绝缘层125和第二绝缘层127可以为相同的材[0126]步骤S230、在位于阵列区1200和非阵列区1201的第一牺牲层120分别形成多个电[0127]通过在位于阵列区1200和非阵列区1201的第一牺牲层120分别形成多个电容孔内靠近非阵列区1201的电容孔121的大小与阵列区1200的其它区域的电容孔121的大小保patterning，DP)在阵列区1200和非阵列区1201分别形成关键尺寸(CDpitch)基本相同或电容孔121内填充第二牺牲层123，然后，对通过化学机械研磨(ChemicalMechanical第一牺牲层120阵列区1200的部分去除，保留第二硬掩膜层160位于非阵列区1201的部分。非阵列区1201的电容孔121内的部分由于被第二硬掩膜层160覆盖而得以保留在电容孔121[0134]在一些实施例中，可以通过湿法刻蚀工艺将第二牺牲层123位于阵列区1200的电形成电容孔121时，以刻蚀停止层为刻蚀终点。第四绝缘层150的材料可以为掺硼(B)或碳四绝缘层150与位于阵列区1200的电容孔121重叠的部分去除，以使电容孔121穿过第四绝[0138]如图7和图8所示，可以在位于阵列区1200的电容孔121的内侧面和底面形成第一[0142]其中，可以仅去除第一牺牲层120位于阵列区1200的部分，也可以将第一牺牲层120位于阵列区1200和非阵列区1201的部分均去除。当第一牺牲层120包括第一子牺牲层包括第一子牺牲层124和第二子牺牲层126时，可以仅去除第一子牺牲层124和第二子牺牲层126位于阵列区1200的部分，也可以同时去除第一子牺牲层124和第二子牺牲层126位于[0145]具体地，如图7和图8所示，可以在第一牺牲层120背离半导体层1极130背离电容孔121内表面一侧的部分形成支撑第一电极130的支撑结构122。支撑层170域1250的步骤包括：在第一绝缘层125位于阵列区1200的部分形成暴露部分第一子牺牲层湿法刻蚀工艺通过非阵列区1201的电容孔121的内表面快速将非阵列区1201的第一子牺牲层126和第二绝缘层127，第二子牺牲层126和第二绝缘层127位于第一子牺牲层124和半导开口区域1250去除第一子牺牲层124之前，半导体结构制备方法还包括：将位于第一孔段二子牺牲层126和第二绝缘层127，第二子牺牲层126和第二绝缘层127位于第一子牺牲层第一开口区域1250对第二绝缘层127进行刻蚀，以在第二绝缘层127形成第二开口区域域1270的步骤包括：在第二绝缘层127位于阵列区1200的部分形成暴露部分第二子牺牲层以通过第一绝缘层125的第一开口1251对第二绝缘层127进行刻蚀，以在第二绝缘层127形成第三开口1271。第二绝缘层127的第四开口1272与第一绝缘层125的第二开口1252重叠，可以通过第一绝缘层125的第二开口1252对第二绝缘层127进行刻蚀，以在第二绝缘层127[0167]在阵列区1200的第一绝缘层125形成第三开口区域1273，第三开口区域1273暴露牲层124的第三开口区域1273，形成第三开口区域1273的方式可以参照上述形成第一开口一绝缘层125的第三开口区域1273将位于阵列区1二子牺牲层126和第二绝缘层127，第二子牺牲层126和第二绝缘层127位于第一子牺牲层[0171]在阵列区1200的第二绝缘层127形成第四开口区域1274，第四开口区域1274暴露[0173]如图31和图32所示，可以通过第一绝缘层125的第三开口区域1273对第二绝缘层采用湿法刻蚀工艺通过第四开口区域1274对第二子牺牲层126进行刻蚀，以将第二子牺牲成电容介电层131，然后，将第四绝缘层150位于非阵列区1201的表面的电容介电层131去[0179]本申请实施例提供的半导体结构制备方法通过在位于阵列区1200和非阵列区1201的第一牺牲层120分别形成多个电容孔121，在位于阵列区1200的电容孔121内形成第大小保持基本一致，尤其是使阵列区1200内靠近非阵列区1201的电容孔121的大小与阵列区1200的其它区域的电容孔121的大小保持一致，从而避免阵列区1200边缘的第一牺牲层132背离第一电极130的表面形成第三绝缘层133。第三绝缘层133的材料可以为多晶硅锗半导体结构制备方法制备得到，由于本半导体结构采用了上述所有实施例的全部技术方[0186]该半导体结构100可以是arraywafer阵列存储器件，也可以是与CMOS(互补金属外围电路可用于逻辑运算以及通过金属连线控制和检测上述半导体结构100中各存储单元该存储器10也可以是作为操作系统或其他正在运行程序的临时存储介质(可称作系统内基于控制器30的控制而执行操作。存储器10可通过通道CH从控制器30接收命令CMD和地址[0194]本申请实施例提供的一种电子设备，由于设置了本申请实施例存储系统进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐