CN110176260B 支持跳跃计算模式的存储器器件及其操作方法 （三星电子株式会社）

US2006224839A1,2006.US2012221785A1,2012.ResidenceApproximation.IBMtechDisclosureBulletin.1993,第36卷221-223.支持跳跃计算模式的存储器器件及其操作并且在跳跃计算模式下基于索引数据来执行关式省略关于无效数据的计算和读取操作降低了2存储器单元阵列，与半导体管芯相关联，所述存储器单元阵列包从所述半导体管芯的外部接收被广播到所述半导体管芯的广读取包括多个索引位的索引数据，所述多个索引位中的每个索引在跳跃计算模式下，基于所述索引数据指示针对所述多个当从多个列地址中的相应列地址读取的所述内部数据的所有位的值为0时，所述多个当从多个列地址中的相应列读取的所述内部数据的至少一位的值为1时，所述多个索所述广播数据是公共广播数据，并且所述内部数据是从所述多个数据基于所述广播数据和所述内部数据执行计算，使得在所述跳跃7.根据权利要求6所述的存储器器件，其中，在所述跳跃计算模式下基于所述索引数响应于所述相应的跳跃使能信号被激活，基于所述广播数据和所述有效数据执行计3输入输出选通电路，被配置为对输入到所述存储器单元阵列的数据和所述处理电路被配置为：基于存储在所述多个数据块中的对应数据块基于所述输出信号来顺序地存储所述相应索引数多个存储器集成电路，与所述多个存储器半导体管芯处理电路，与所述多个存储器半导体管芯中的一个或多个计从所述计算半导体管芯的外部接收广播数据，所述广播数据是通过读取包括多个索引位的索引数据，所述多个索引位中的每个索引4在跳跃计算模式下，基于所述索引数据指示针对所述多个19.一种操作存储器器件的方法，所述存储器器件包括半导体管芯和与所述半导体管从所述半导体管芯的外部接收被广播到所述半导体管芯的广在跳跃计算模式下接收包括多个索引位的索引数据，所述在所述跳跃计算模式下，基于所述索引数据指示针对所述多个5[0002]本申请要求2018年2月21日向韩国知识产权局(KIPO)递交的韩国专利申请10-持跳跃计算模式的存储器器件和/或操作存储可以通过使用硅通孔或衬底通孔(through-substr可以增加存储器容量并且还可以抑制带宽和时延惩罚(penalty)。外部设备对堆叠存储器[0005]一些示例实施例可以提供一种存储器器件和/或操作存储器器件的方法，该存储储器半导体管芯中的相应存储器半导体管芯相关联，所述多个存储器IC被配置为存储数6[0009]根据示例实施例的存储器器件和操作所述存储器器件的方法可以通过基于索引数据通过跳跃计算模式省略关于无效数据的计算和读取操[0015]图5是示出图4的存储器器件中的索引数据生成器中包括的生成单元的示例实施[0020]图10是示出图9的存储器器件中的计算电路中包括的计算单元的示例实施例的[0023]图13A和图13B是示出根据示例实施例的存储器器件中的跳跃计算模式的示例操[0024]图14是示出根据示例实施例的存储器器件中的常规计算模式的示例操作的时序[0031]下面将参照附图更全面地描述各种示例实施例，在附图中示出了一些示例实施7据的跳跃计算模式而省略关于无效数据的计算和读自主机的请求在半导体存储器器件30中写数据或从半导体存储器器件30读取数据。此外，存储器控制器20可以向半导体存储器器件30发出操作命令以用于控制半导体存储器器件DDR4(LPDDR4)SDRAM或LPDDR储器器件30提供模式信号MD，模式信号MD指示将如下所述的跳跃计算模式或常规计算模[0044]计算电路100可以形成在其中形成有存储器单元阵列40的半导体管芯中。计算电[0046]索引数据生成器200可以基于存储在存储器单元阵列40中的写数据来生成索引数[0047]在一些示例实施例中，由索引数据生成器200生成的索引数据ID可以在写操作期8[0049]尽管参考图3将DRAM描述为在存储器半导体管芯中形成的存储器器件的示例，但分别耦合到存储体阵列480a～480h的多个存储体行解码器460a～460h，并且列解码器470可以包括分别耦合到存储体阵列480a～480h的多个存储体列解码器47[0052]计算电路100可以包括分别耦合到存储体阵列480a～480h的多个计算块CB100a选通电路490之间，但是输入输出选通电路490也可以设置在存储器单元阵列480和计算电[0054]索引数据生成器200可以基于在写操作期间存储在存储器单元阵列480中的写数ADDR和列地址COL_ADDR在内的地址ADDR。地址寄存器420可以将接收的存储体地址BANK_ADDR提供给存储体控制逻辑430，可以将接收的行地址ROW_ADDR提供给行地址多路复用器响应于存储体控制信号而激活与存储体地址BANK_ADDR相对应的存储体行解码器460a~460h之一，并且可以响应于存储体控制信号而激活与存储体地址BANK_ADDR相对应的存储新计数器445接收刷新行地址REF_ADDR。行地址多路复用器440可以选择性地输出行地址ROW_ADDR或刷新行地址REF_ADDR作为行地址RA。从行地址多路复用器440输出的行地址RA[0058]存储体行解码器460a～460h中的激活的存储体行解码器可以对从行地址多路复从接收的列地址COL_ADDR递增的列地址。列地址锁存器450可以将临时存储或生成的列地9[0060]存储体列解码器470a～470h中激活的一个可以对从列地址锁存器450输出的列地通电路490还可以包括：用于存储从存储体阵列480a～480h输出的数据的读数据锁存器以及用于将数据写入到存储体阵列480a～480h[0061]要从存储体阵列480a～480h中的一个存储体阵列中读取的数据可以由与要从其锁存器中。存储在读数据锁存器中的数据可以经由数据I/O缓冲器495提供给存储器控制器接收的命令CMD进行解码的命令解码器411以及设置存储器器件400的操作模式的模式寄存器412。控制逻辑410可以响应于模式信号MD控制存储器器件400选择性地在跳跃计算模[0066]输入输出选通电路52可以基于列选择信号CSL来选择与写数据WRD1～WRDn的列地输入输出选通电路52可以包括分别与多个数据块DB1～DBn对应的多个开关电路MUX1~[0067]索引数据生成器200可以分别基于存储在数据块DB1～DBn中的写数据WRD1～WRDn来生成索引数据ID1～IDn。索引数据ID1～IDn可以根据写数据WRD1～WRDn而具有不同的[0068]索引数据生成器200可以包括与多个数据块DB1～DBn对应的多个生成单元GU1~一写数据WRD1生成第一索引数据ID1，第二生成单元GU2可以基于存储在第二数据块DB2中成器200生成的索引数据ID1～IDn可以与写数据WRD1～WRDn一起存储在存储器单元阵列的[0069]图5是示出图4的存储器器件中的索引数据生成器中包括的生成单元的示例实施[0071]相应的写数据IDi可以包括N个数据位B0～BN-1，并且逻辑门220可以通过对相应应写数据WRDi的所有位B0～BN-1之中的至少一个位的值为1时，输出信号可以具有指示相[0072]逻辑门220可以关于与多个列地址对应的相应写数据WRDi顺序地执行逻辑运算，并且索引存储230可以基于逻辑门220的输出信号LO顺序地存储相应索引数据IDi的多个索[0074]参考图5和图6A，索引存储231可以基于指针信号PT顺序地存储逻辑门220的输出数据IDi的多个索引位I0～I7。此外，索引存储232可以与时钟信号CLK同步地执行移位操[0077]图7A示出了存储在第一数据块DB1中的第一写数据WRD1和与第一写数据WRD1对应可以使用逻辑门220和索引存储230来生成如图7A所示的第一索引数据ID1。第一索引数据[0080]列数据D0～D7可以存储在第一数据块DB1的列地址CA0～CA7处，并且第一索引数[0083]列数据D0～D7可以存储在第二数据块DB2的列地址CA0～CA7处，并且第二索引数[0084]尽管示例示例了相应写数据包括与八个列地址对应的八个列数据并且相应列数[0085]可以通过多种方式确定列地址CA0～CA7与对应的基列地址CAb之间的映射关系。因此包括在相应写数据WRDi中的第一列数据D0到第八列数据D7可以在第一时间段TP1到第相应索引数据IDi可以存储在对应数据块DBi的基列地址的内部数据DW1～DWn可以通过本地输入输出线LIO和全局输入输出线GIO顺序地提供给计[0092]输入输出选通电路62可以基于列选择信号CSL来选择与内部数据DW1～DWn的列地输入输出选通电路62可以包括分别与多个数据块DB1～DBn对应的多个开关电路MUX1~[0093]计算块300可以包括与多个数据块DB1～DBn对应的多个计算单元CU1～CUn。作为更多个数据块来布置。每个计算单元CU1～CUn可以接收公共广播数据DA和从每个数据块[0095]图10是示出图9的存储器器件中的计算电路中包括的计算单元的示例实施例的[0097]跳跃控制器320可以基于与相应内部数据DWi相对应的相应索引数据IDi来生成相式下基于相应的跳跃使能信号SENi来省略相应的内部数据D330可以被启用以基于广播数据DA和有效数据执行计算，并且当相应的跳跃使能信号SENi[0100]如下面参考图14所述，跳跃控制器320可以在常规计算模式下激活相应的跳跃使[0102]参考图11，计算MAC可以包括连接到接收相应内部数据DWi[N-1:0]的第一节点N1的第一输入端子和连接到接收广播数据DA[N-1:0]的第二节点N2的第二输入端子。第一节输出线GIO和GIOB上的信号以输出放大的信号，并且第二节点N2连接到输入输出驱动器全局输入输出线GIO和GIOB提供的读数据，以将放大的信号提供给外部。在常规写操作期部数据DWi[N-1:0]并且输入输出驱动器IODRV被禁用以防止将广播数据DA[N-1:0]提供给常规读取路径将相应的计算结果数据DRi提供给外部。当计算单元CU提供相应的计算结果以包括缓冲器521和522以及乘法器523，乘法器523被配置为将广播数据DA[N-1:0]与相应路520的输出，以提供相应的计算结果数据DRi。可以响应于复位信号RST初始化累加电路[0108]可以响应于相应的跳跃使能信号SENi选择性地启用计算器500。当相应的跳跃使能信号SENi被激活时，计算器500可以被启用以基于广播数据DA和与有效数据相对应的相[0109]图13A和图13B是示出根据示例实施例的存储器器件中的跳跃计算模式的示例操[0111]图13A示出了基于与如图7A所示的第一写数据WDR1相同的第一内部数据对第一数[0112]参考图13A，列地址信号COL_ADDR可以顺序地表示基列地址CAb和第一列地址CA0以基于如图7A所示的第一索引数据ID1生成第一跳跃使能信号SEN1，使得第一跳跃使能信号SEN1可以在第二时间段TP2和第六时间段TP6期间被激活。基于第一跳跃使能信号SEN1，可以仅通过来自第一数据块DB1的全局输入输出线GIO输出第一列数据D0和第五列数据D4，[0113]参考图13B，列地址信号COL_ADDR可以顺序地表示基列地址CAb和第一列地址CA0以基于如图7B所示的第二索引数据ID2生成第二跳跃使能信号SEN2，使得第二跳跃使能信使能信号SEN2，可以仅通过来自第二数据块DB2的全局输入输出线GIO输出第二列数据D1、[0114]参考图14，列地址信号COL_ADDR可以顺序地表示第一列地址CA0至第八列地址以通过全局输入输出线GIO从相应的数据块DBi顺序地输出所有第一列数据D0至第八列数[0117]其中形成计算单元的每个计算半导体管芯还可以包括多个存储体加法器610a~芯对应的数据总线具有128位的数据宽度并且一个通道CHANNEL-0包括十六个存储体BANK0~BANK15，则每个存储体加法器的输出可以通过8位或一个字节的数据总线DBUS的数据路DBUS的第一字节BY0对应的数据路径而被输出，第二存储体加法器610b的存储体结果信号BR1可以通过与数据总线DBUS的第二字节BY1对应的数据路径而被输出，并且以这种方式，第十六存储体加法器610p的存储体结果信号BR15可以通过与数据总线DBUS的第十六字节[0119]图16示出了根据示例实施例的在堆叠存储器器件中使用计算单元CU0-0至CU95-[0120]第一时段T1期间的第一组广播数据DA0～DA15和第二组广播数据DA16～DA31被顺期间的第一组内部数据DW0～DW95和作为权重的第二组内部数据DW96～DW191被顺序地提供的激活和权重来执行点积运算(dotproductoperation)。同一存储体中的计算单元提[0121]如图16所示的矩阵向量乘法可以对应于1*1卷积或完全连接层。在MLP和RNN的情[0124]堆叠存储器器件1000可以包括基底半导体管芯或逻辑半导体管芯1010以及与逻辑半导体管芯1010可以通过插入物和/或基底衬底电连接到存储器半导体管芯1070和[0125]逻辑半导体管芯1010可以包括存储器接口MIF1020以及用于访问在存储器半导[0126]存储器接口1020可以通过互连设备12执行与诸如主机设备2000的外部设备的通存储器半导体管芯1070和1080交换的数据或通过存储器接口1020交换的数据来执行逻辑半导体管芯1070和1080中的至少一个可以是包括计算电路100在内的计算半导体管芯接口2110可以通过互连设备12执行与诸如主机设备1000的包括多个计算单元CU。这样，计算单元可以分布式地布置在计算半导体管芯的存储体300[0133]HBM1001还可以包括接口管芯1010或设置在堆叠结构的底部处的逻辑半导体管器器件。堆叠存储器器件可以包括逻辑半导体管芯LSD和多个存储器半导体管芯MSD1~叠存储器器件。堆叠存储器器件可以包括逻辑半导体管芯LSD和多个存储器半导体管芯[0137]图19示出了以下结构，其中除了逻辑半导体管芯LSD之外的存储器半导体管芯MSD1～MSD4被竖直堆叠并且逻辑半导体管芯LSD通过插入器ITP或基底衬底电连接到存储MSD1～MSD4竖直堆叠的结构。[0138]如上所述，存储器半导体管芯MSD1～MSD4中的至少一个可以是包括计算电路CAL用树脂RSN来封装堆叠半导体管芯LSD和MSD1[0143]易失性存储器器件3300和/或非易失性存储器器件3400可以以如参考图17至20所储器半导体管芯中的多个计算单元并行地进行存储器密集或数据密集的数据处理来减少索引数据通过跳跃计算模式省略关于无效数据的计算[0146]本发明构思的示例实施例可以应用于包括存储器器件的[0147]根据一个或多个示例实施例，上述单元和/或器件包括半导体存储器器件30的元示或者配置硬件设备按照需要操作。计算机程序和/或程序代码可以包括能够由一个或多[0151]诸如计算机处理设备的硬件设备可以运行操作系统(OS)以及在OS上运行的一个[0152]可以在能够向硬件设备提供指令或数据或者能够被硬件设备解释的任意类型的[0153]根据一个或多个示例实施例，存储介质还可以包括在单元和/或设备处的一个或用于一个或多个操作系统和/或用于实现在本文中描述的示例实施例的计算机程序、程序合从单独的计算机可读存储介质加载到一个或多个存储设备和/或一个或多个计算机处理代码、指令或其一些组合的远程计算系统加载到一个或多个存储设备和/或一个或多个处