CN110858500B 存储器器件及其操作方法 （三星电子株式会社）

US2010103726A1,2010.0US2016133322A1,2016.0储器单元阵列或其一部分执行的连续写入操作的数量。当连续写入操作的数量达到预定数量则可以刷新这些部分中的数据以对对应存储器单元的电阻状态进行调整，从而提高数据可靠2存储器单元阵列，包括多个存储体，每个存储体包括布置在多个控制逻辑电路，被配置为将数据写入所述存储器单元阵列并且从所述存储器检查器电路，被配置为对针对所述多个存储体中每一个存储体的其中，响应于对所述多个存储体中的一个存储体的第一存储器所述多个存储体中的该一个存储体的与所述第一存储器单元行紧邻的第二存储器单元行其中，所述检查器电路被配置为：响应于确定所述第二存储其中，第三存储器单元行插入在所述第二存储器单元行和第一存储器单元行块中的每个存储器单元行的数据中的经比特错误校正的数据进行刷新其中，所述检查器电路被配置为：获得所述第二存储器单由所述第二存储器单元行存储的数据中的相同比特的数据的第一读取操作和第二读取操8.根据权利要求1所述的存储器器件，其中，所述存储器器件是相变存储器半导体芯3其中，所述检查器电路被配置为：将所述第一存储器单元行识n个比较器，每个比较器被配置为将由所述n个寄存器中的中的所述对应一个寄存器存储的所述随机数等于由所述n个计数器中的所述对应一个计数其中，所述随机数产生器响应来自所述n个比较器中的第一比较器的第一使能信号的其中，所述多个检查读取操作中的初始检查读取操作是其中，所述多个检查读取操作中的在所述初始检查读取操作操作是响应于所述检查器电路确定所述对应的存储器单元行的紧接在前的检查读取操作指示所述对应的存储器单元行的编程状态经受4元行的与所述第一存储器单元行的所述第一侧相其中，所述检查器电路被配置为在所述相变存储器半导体芯其中，所述检查器电路被配置为：通过确定由所述纠错码其中，所述控制逻辑电路被配置为：通过执行置位操作来23.根据权利要求1所述的存储器器件，还包括其中，所述存储器单元阵列、所述多个字线和所述控制逻其中，对于所述第二相变存储器半导体芯片中的每一个，对存储器单元阵列的多个存储体中每一个存储体或存储器单元阵列的所述多个存储5确定写入操作的计数数量等于或大于第一寄存器基于第二存储器单元行的检查读取操作，确定第二存储器单元行6[0002]本申请要求于2018年8月22日在韩国知识产权局提交的韩国专利申请No.10-2018-0098075以及2019年5月17日在美国专利商标局提交的美国专利申请No.16/415,244[0005]在相变存储器单元处产生的热量会对与被编程的相变存储器单元相邻的其他相[0006]本发明构思的实施例提供了一种通过检查邻近或相邻存储器单元的干扰而具有7行的编程状态是否指示对第二存储器单元行的编程[0010]检查器电路可以被配置为响应于确定第二存储器单元行的编程状态指示写入干状态是否指示对所述第二存储器单元行的编程列包括布置在多个存储器单元行中的多个存储器单元，每个存储器单元包括可变电阻器，[0018]图5是示出了引起存储器单元中的置位操作和复位操作的置位脉冲和复位脉冲的8[0023]图10是示出了由两个或更多个存储器单元行引起对特定存储器单元具有影响的并且不应解释为限于本文所阐述的示例性实施例的各种细节。这些示例实施例仅是示例，上并且在树脂封装模制件(未示出)内受保护的诸如本文所述的多个非易失性存储器器件封装可以安装在印刷电路板101上。印刷电路板101可以(经由印刷电路板101的线)提供在[0033]第一非易失性存储器器件121至129和第二非易失性存储器器件131至139中的每9[0034]控制器110可以从控制器110外部的存储器控制器10接收外部地址ADDRe、外部命[0035]控制器110可以通过第一数据总线151和152连接到第一非易失性存储器器件121至129和第二非易失性存储器器件131至139。第一非易失性存储器器件121至129可以分别易失性存储器器件121至129和131至139的子集的共享公共连接可以是那些非易失性存储非易失性存储器器件121和第二非易失性存储器器件131连接到控制器110的共享数据总线易失性存储器器件122至129和第二非易失[0036]第一数据总线151和152中的每一个可以包括传送内部数据信号DQi的两个或更多如，2个)。这样的数据线和数据选通线可以连接到非易失性存储器器件121至129和131至配置为在由所传送的内部数据选通信号DQSi提供的定时处锁存所传送的内部数据信号[0037]控制器110可以通过第一控制线161和162连接到第一非易失性存储器器件121至129和第二非易失性存储器器件131至139。第一控制线161和162可以共同连接到第一非易失性存储器器件121至129和第二非易失性存储器器件1[0038]控制器110可以根据外部地址ADDRe产生内部地址ADDRi，可以根据外部命令CMDe可以通过经由第一控制线161和162传送内部地址ADDRi、内部命令CMDi和内部控制信号件121至129和第二非易失性存储器器件131[0039]控制器110可以通过第二数据总线153和154连接到数据缓冲器141至149。第二数线151和152所描述的数据信号。控制器110可以通过第二控制线171和172控制数据缓冲器141至149。控制器110可以通过根据外部命令CMDe和外部控制信号CTRLe经由第二控制线[0040]控制器110可以执行内部数据信号DQi和外部数据信号DQe之间的相互转换。控制以及与第一非易失性存储器器件121至129以及第二非易失性存储器器件131至139通信的一非易失性存储器器件121至129和第二非易失性存储器器件131至139执行检查读取操作，后将更全面地描述检查器112的随机间隔相邻检查RINC操作的示制信号CTRLe直接传送到控制器110，而不使用插入其间的附加缓冲器(尽管这些附加缓冲149将外部数据信号DQe和外部数据选通信号DQSe传送到控制器110(尽管在其他实现中不需要提供这样的数据缓冲器141至149)。存储器控制器10可以充当存储器模块100的主机，[0044]存储器控制器10可以将第一非易失性存储器器件121至129识别为一个队列属于一个队列的非易失性存储器器件。控制器110可以根据存储器控制器10的请求支持基访问(取决于设计考虑，相同队列的非易失性存储器器件的这种访问操作可以以交错的方[0046]控制器110可以将被提供用于写入操作的外部数据信号DQe从存储器控制器10传列或第二队列读取的内部数据信号DQi传送到存储器控制器10作为外部数据信易失性存储器器件121至129和第二非易失性存储器器件131至139中的每一个可以被实现[0048]存储体阵列210包括第一存储体至第八存储体211至218。第一存储体至第八存储[0049]输入和输出缓冲器220可以与第一存储体至第八存储体211至218中的选择的一个[0050]作为读取操作的一部分，输入和输出缓冲器220可以与数据选通信号DQS(这是在向外部设备传送数据信号DQ时产生并且从输入和输出缓冲器220发送的)同步地将从所选以与从外部设备发送的数据选通信号DQS同步地锁存从外部设备提供的数据信号DQ，并且将锁存的数据信号DQ传送到所选择的存储体。输入和输出缓冲器220的操作和这种操作的定时可以受控制逻辑块250(控制逻辑块250与输入和输出缓冲器220之间的控制信号线(未[0051]非易失性存储器器件200可以用于本文描述的存储器模块100的第一非易失性存器器件200可以用于其他存储器系统，例如本文所述的其中一个或多个非易失性存储器器(非易失性存储器器件200外部的设备)以及输入和输出缓冲器220交换的数据信号DQ和数据选通信号DQS可以构成关于图1的实施例描述的内部数据信号DQi和内部数据选通信号DQSi(当用图2的对应的非易失性存储器器件22实现第一非易失性存储器器件121至129和第二非易失性存储器器件131至139时)，或者构成关于图1描述的外部数据信号DQe和外部数据选通信号DQSe(当非易失性存储器器件200被实现在提供一个或多个非易失性存储器器件200与存储器控制器10之间的直接访问的存储器系统中时)。图2和对应的描述一般性将这些示例性实现中的这两种实现表示为与外部设备交换数据信号DQ和数据选通信号[0053]地址缓冲器230可以将所接收的地址ADDR中的行地址RA传送到第一解复用器26器230可以在控制逻辑块250的控制下以适[0054]命令缓冲器240可以从外部设备接收命令CMD。命令缓冲器240可以将所接收的命性地将所接收的行地址RA和列地址CA传送到如由存储体信息BA/BG识别的一个或多个存储[0057]如上所述，存储器模块100的第一非易失性存储器器件121至129和第二非易失性存储器器件131至139中的每一个可以用一个或多个非易失性存储器器件200实现。在这样以与外部设备(在该示例中构成存储器控制器10)交换外部地址ADDRe、外部命令CMDe和外[0058]第一解复用器260可以从地址缓冲器230接收行地址RA。在控制逻辑块250的控制下，第一解复用器260可以将行地址RA传送到第一存储体至第八存储体211至218中的由与命令CMD一起接收的存储体组信息BG/BA选择[0059]第二解复用器270可以从地址缓冲器230接收列地址CA。在控制逻辑块250的控制下，第二解复用器270可以将列地址CA传送到第一存储体至第八存储体211至218中的由与命令CMD一起接收的存储体组信息BG/BA选择中所示的第一存储体至第八存储体211至218之一。存储体300可以包括存储器单元阵列存储器单元阵列310可以包括以行和列布置的存储器单元，每行存储器单元连接到对应的的行地址RA以选择字线WL中的由所接收的行地址RA识别的一个字线。行解码器320可以例激活所选择的字线时不选择未由所接收的行地址RA识别的字线，并且行解码器320可以对[0063]写入驱动器和读出放大器330连接到位线BL和源极线SL，并且通过位线BL和源极之间共享(且经由对应的解复用器选择性地连接到[0066]门控块340可以通过数据线DL连接到写入驱动器和读出放大器330。门控块340可以由列解码器350控制。门控块340可以包括开关集合(例如，复用器/解复用器的开关集合)，该开关集合在输入和输出缓冲器220与写入驱动器和读出放大器330中的所选择的写大器330中的所选择的写入驱动器子集和所选择的读出放大器子集与输入和输出缓冲器[0067]列解码器350可以从第二解复用器270接收列地址CA。列解码器350可以根据列地写入驱动器子集和读出放大器子集，以经由门控块340将该写入驱动器子集和读出放大器存储体211至214可以共享第一门控块340，并且第五存储体至第八存储体215至218可以共器单元阵列310包括以行和列布置的多个存储器单元MC。第1至第n行存储器单元MC分别连电流的量可以大于被施加到经受复位操作的存储器单元MC并且流过该MC的复位脉冲RSP的存储器单元MC行中的一些所选择的存储器单元可以具有被施加到其上的对应置位脉冲SP，同时，所选择的存储器单元MC中的其他存储器单元(可以是所选择的存储器单元中的其余全部存储器单元或者其余存储器单元中的一些存储器单元)可以具有被施加到其上的对应[0075]图6是示出了存储器单元MC的电阻元件RE的温度通过置位脉冲SP和复位脉冲RSP脉冲SP而由存储器单元MC的电阻元件RE获得的温度，第二线L2指示由于施加复位脉冲RSP保持在相对较低的温度(与在施加位置脉冲SP期间达到的峰温度相比)。在施加复位脉冲位脉冲RSP时获得的电阻元件RE的最高温度低于施加置位脉冲SP时获得的电阻元件RE的最存储器单元MC产生相对高的温度或者在相对长的持续时间期间由存储器单元MC产生相对阻值可能不再表示经由该写入操作而由该邻近存储器单元存储的数据(例如，一个或多个[0080]如果存储在邻近(或相邻的)存储器单元中的数据的完整性下降，则检查器112可[0082]如图7所示，存储器单元MC行中的存储器单元MC可以具有第一状态S1或第二状态过对所选择的存储器单元行(连接到所选择的字线WL)中的(例如，经由位线/源极线BL/SL以各自对所选择的行中的(通过对应的位线/源极线BL/SL对)与读出放大器连接的对应的[0087]读出放大器可以通过检测由读取电压或读取电流产生的单元电流或单元电压来[0089]图8是示出了将数据写入所选择的存储器单元MC行的示例的图，其中对所选择的线WL5邻近(或相邻的)第四字线WL4和第六字线WL[0091]当热量传递到第四字线WL4和第六字线WL6的存储器单元MC时，可能对第四字线WL4和第六字线WL6的存储器单元MC执行弱[0092]图9是示出了对与经由写入操作编程的存储器单元邻近的存储器单元其在本文中储器单元MC在内的行读取数据时可能发生读取[0095]已经描述了当在写入操作期间关于邻近字线执行置位操作或复位操作时发生的[0096]图10是示出了由两个或更多个行的其它存储器单元引起的对特定存储器单元集[0097]可以对第三字线WL3的存储器单元MC执行包括第二置位操作和/或第二复位操作[0098]可以对第七字线WL7的存储器单元MC执行包括第三置位操作和/或第三复位操作[0099]如上所述，第三字线WL3或者第五字线WL5的写入操作会引起对第四字线WL4的存储器单元MC有影响的写入干扰。当存储在第四字线WL4的存储器单元MC中的数据被写入干扰损坏时，写入干扰可能主要归因于对第三字线WL3的写入操作或者主要归因于对第五字[0100]在该示例中，假设对第四字线WL4的存储器单元MC有影响的写入干扰可以归因于器单元MC中存储的数据被对第三字线WL3的写入操作引起的写[0101]检查器112可以被配置为检查与经受写入操作的字线邻近的相邻字线的存储器单第五字线WL5邻近的第四字线WL4和第六字线WL6的存储器检测到第二字线WL2的存储器单元MC中存储的数据被写入[0103]第二字线WL2的存储器单元MC中存储的数据可能独自留在损坏状态，并且可以继[0105]根据本发明构思的实施例，检查器112可以被配置为当用于执行检查读取操作的条件满足时对包括第n顺序的相邻字线(n是正整数)在内的相易失性存储器器件200描述了以下内容，但是其同样适用于其他实现。参考图1至图4和图[0107]例如，控制器110可以同时对第一非易失性存储器器件121至129的所选择的存储体处的或者第二非易失性存储器器件131至139的所选择的存储体处的连接到相同字线(例一非易失性存储器器件121至129或第二非易失性存储器器件131至139中的任何一个的任何特定存储体执行的写入操作的数量达到特定值时，检查器112可以确定检查特定存储体可以使控制器110对连接到与所选择的字线(在步骤S111的写入操作期间选择的)邻近的至存储器器件121至129或第二非易失性存储器器件131至139中的每一个的特定存储体执行检查读取操作。控制器110可以接收从第一非易失性存储器器件121至129或第二非易失性[0111]在操作S114中，控制器110可以确定所接收的数据的比特错误的数量是否等于或据的比特错误的数量高时(例如，从任何非易失性存储器器件接收的比特错误的数量等于可以执行操作S115，以执行后续操作以提高可靠性。在操作S115中，控制器110可以对在S114中已经检测到不可接受的大量比特错误的存储器单元的写经检测到大量比特错误的存储器单元(例如，比特错误的数量等于或大于阈值的存储器位考电阻值RR的标准读取操作类似的方式)使存储器单元行经受若干检查读取操作，该若干二电阻值进行比较，来获得三个对应的读取数据集合和每个读取数据集合的比特错误数错误的数量按照(i)使用参考电阻值RR获得的读取数据、(ii)使用第一电阻值获得的读取[0116]在一些示例中，控制器110可以使用相对于参考电阻值RR增加的比较电阻值来检错误的数量按照(i)使用参考电阻值RR获得的读取数据、(ii)使用第三电阻值获得的读取单元可以初始地跳过步骤S116之外。可以重复步骤S119、S114到S118的操作环(除了跳过储体中的)在步骤S114被识别为要被刷新的所有存储器单元行中的两个最外存储器单元行新的存储器单元行的范围可以与在执行图11的方法期间由步骤S114识别为要被刷新的所有字线的行地址中的最小行地址到最大行地址的范[0119]在操作S116中，可以使存储器单元MC经受刷新操作。刷新操作包括将(例如，在S111或S113期间)通过检查读取操作读取的数据写回到相同存储器单元MC，其中数据的比检查读取操作从其读取数据的存储器单元MC执行置位操作或复位操作来写入比特错误校[0120]控制器110可以在执行步骤S116的刷新操作时控制非易失性存储器器件的操作。取操作读取的数据中检测读取数据中的哪些比特是错误比特(例如，在S111或S114中获得非易失性存储器器件执行写入操作，以将比特错误校正后的数据存储在存储器单元MC(例[0121]例如，控制器110可以根据通过检查读取操作读取的数据来检测应该具有第一状行置位操作或复位操作来恢复所检测的存储器单元S116执行的刷新操作不成功时(例如，由于检查步骤S116中多次写入操作而导致的用于检比特错误的数据)，和/或控制器110确定要由非易失性存储器器件执行的其他操作(例如，由于来自主机的请求而对非易失性存储器器件的访问操作)比继续图11的方法以执行依据址(或物理位置)属于特定范围(例如，如由控制器110的一个或多个寄存器识别的范围)或字线，其位于(i)所选择的字线的与最初经受检查读取操作(在S113中)的紧邻字线相同的[0125]在对连接到下一顺序的相邻字线(下一顺序的存储器单元行)的存储器单元MC执检查读取操作的结果检测比特错误的数量，并且可以检查比特错误是否由写入干扰引起。在从下一顺序的相邻字线读取的数据中的比特错误的数量等于或大于阈值(S114)并且确字线(在S111中)中的与在步骤S113中执行紧邻字线的初始检查读取操作的那一侧相对应行解码器单独地激活n个字线中的每一个字线，以提供对与所激活(所选择的)字线连接的电阻值从多个检查读取操作获得的)被分析以确定比特错误是否源自写入干扰(S117)。假设比特错误被确定为源自写入干扰(并且在S118中没有满足结束条件)，则可以关于WL(s+相同侧上的那些字线中的下一顺序的字线(如，与经受S113的初始检查读取操作的所选择的字线WLs紧邻的字线WL(s+1))执行S119中的检查读取操作时)的)上的与所选择的字线WLs紧邻的字线(字线WL(s-1))执行检查读取操作。还可以关于WL受S113的初始检查读取操作的所选择的字线WLs紧邻的字线WL(s-1))执行S119中的检查读线(在S111中)间隔开奇数个字线)和/或在S117中被认为比特错误是由写入操作引起的(并且与所选择的字线(在S111中)间隔开奇数个字线)的两个字线之间的任何这样的字线，执线(在S111中)间隔开偶数的这种字线(即，在这些字线和所选择的字线(在S111中)之间插(在S111中)间隔开偶数的字线执行刷新操作时，可以避免以下操作中的一个或多个或全其中，对于所选择的字线WLs的每一侧，i是等于1至以上所述执行的操作环S119、S114至[0132]以上所述的关于图1至图11的实施例描述了检查器112作为控制器110的一部分。(例如，当第一非易失性存储器器件121至129和第二非易失性存储器器件131至139中的每执行比特错误检测和比特错误校正(在每个非易失性存储器半导体芯片中设置片上ECC电[0134]缓冲器111被配置为存储要被写入到第一非易失性存储器器件121至129和第二非[0135]要从缓冲器111传送到第一非易失性存储器器件121至129或第二非易失性存储器件121至129或第二非易失性存储器器件131至139向缓冲器111传送的数据可以由纠错块器件121至129和131至139传送的和从非易失性存储器器件121至129和131至139接收的数[0137]物理块113可以与第一非易失性存储器器件121至129和第二非易失性存储器器件和驱动器)，并且通过第一数据总线151和152与第一非易失性存储器器件121至129和第二非易失性存储器器件131至139交换内部数据信号DQi和内部数据选通信[0138]物理块113可以通过第一控制线161和162向第一非易失性存储器器件121至129或第二非易失性存储器器件131至139传送内部地址ADDRi、内部命令CMDi和内部控制信号存储器器件121至129和131至139中的对应一个存储体相关的计数CNT。当关于第一非易失性存储器器件121至129或第二非易失性存储器器件131至139的特定存储体执行写入操作RN的数量可以与第一非易失性存储器器件121至129和第二非易失性存储器器件131至139对来自预定整数集合的选择进行加权，以增加选择某些整数而不是其他整数的机会(该选器116的寄存器中的数字或数字序列。121至129和第二非易失性存储器器件131至139的存储体的数量相对应)的数量个计数CNT。在逻辑块115的控制下，计数器电路117可以在存储体执行写入操作时增加该存储体的计[0142]比较器电路118可以将计数CNT与对应的随机数RN进行比较。比较器电路118可以115可以进入检查读取模式，并且发起针对与激活使能信号EN的比较器相关联的存储体的存储器单元行识别为需要刷新操作，并且还对所选择的存储体(经由物理块113进行通信)[0144]逻辑块115可以基于由纠错块114针对每个对应的读取数据提供的比特错误的对定比特错误是由写入干扰引起的时，逻辑块115可以对所选择的存储体执行下一顺序的检[0145]当比特错误的数量等于或大于阈值时，逻辑块115可以如本文所述地那样对对应数产生器116产生与所选择的存储体相关联的(并且与所选择的存储体相关联的计数相比[0147]尽管未在图12中示出，但是控制器110还可以包括用于与存储器控制器10通信的单独的物理块。缓冲器111还可以被配置为存储通过单独的物理块接收的外部地址ADDRe、[0148]尽管未在图12中示出，但是控制器110还可以包括控制器核，其用于根据缓冲器111中存储的外部地址ADDRe、外部命令CMDe和外部控制信号CTRLe来产生内部地址ADDRi、图13，最初被编程为第二状态S2的存储器单元可以由于写入干扰而使其存储器单元特性[0151]控制器110可以执行第一干扰检查读取操作，并且可以将存储器单元MC的电阻值阻值CR1的第二电阻值CR2(例如，第二检查读取电阻值)进行比较。参考电阻值RR可以用于的情况下，控制器110可以确定与第一状态S1的存储器单元相关联的错误是由写入干扰引[0154]在一些示例中，逻辑块115(其可以是控制器110的一部分或片上作为非易失性存储器器件半导体芯片(例如，121至129和131至139)的一部分)可以确定比特错误的数量是和/或检查写入干扰而不获得从纠错块114(或其他ECC电路)检测到的比特错误的数量。在对要存储在非易失性存储器器件中的数据进行数据编码可以包括：纠错块114对要存储在器器件的存储器单元中。尽管存储器单元行中的比特均衡后的数据可以是由纠错块114直接产生的码字，但是存储器单元行中的比特均衡后的数据可以来自其他比特均衡处理(例存储器单元行中的数据进行比特均衡可以导致将某个数据集合(例如，要存储在存储器单元行中的数据)的逻辑高位的数量和逻辑低位的数量调整为大致相同(例如，彼此相差+/-的比特的最小数量和最大数量。因此，可以知道存储器单元行中的数据(没有任何比特错后能够存在于存储器单元行中的无错误数据中的逻辑比特的已知最小值和已知最大值相块115可以确定比特错误的数量是不可接受的高并且将存储器单元行(存储有其逻辑比特别是在对存储器单元行中存储的数据进行比特均衡之后会存在于无错误数据中的逻辑比特的已知最小数量和已知最大数量(或者可以是这个已知最小值减去偏移量以及这个已知[0156]逻辑块115的检查写入干扰(S115)可以以与本文描述的相同或相似的方式执行。使用不同的电阻参考值分别产生的多个读取数据集合)可以具有被计数的数量个的某一逻辑电平的比特。如果对应于用于读取数据的对应电阻参考值相对于读取参考值RR的较大误由写入干扰引起(如所指出的，该预定范围可以与在执行比特均衡之后会存在于无错误尽管可能需要稍后由纠错块114对数据进行处理(如果