CN110957272B 半导体装置的制造方法 （台湾积体电路制造股份有限公司）

2020.04.03一虚设栅极与第二虚设栅极之间设置半导体层2使用该第一虚设栅极和该第二虚设栅极作为一第一遮罩蚀刻半导体层在该半导体层内形成设置在该第一虚设栅极与该第二虚设栅极之间的一第一凹在该第一虚设栅极的侧壁上形成一第一间隙物，且在该第二虚在形成该第一间隙物和该第二间隙物之后，在该半导体层2.如权利要求1所述的半导体装置的制造方法，其中形成该第二凹陷而底切该三角形3.如权利要求1所述的半导体装置的制造方法，还包括在该源/漏极区上形成一接触，该接触延伸一段深度在该三角形间隙物延伸部的底面上或与该三角形间隙物延伸部的底4.如权利要求1所述的半导体装置的制造方法，其中形成该第二凹陷包括使用该第一5.如权利要求1所述的半导体装置的制造方法，其中形成该三角形间隙物延伸部而具6.如权利要求5所述的半导体装置的制造方法，其中形成该三角形间隙物延伸部而具有该角落轮廓高度与该角落轮廓宽度的比值使用该第一栅极作为遮罩来蚀刻该半导体层，其中蚀刻在该第一栅极的侧壁上形成一间隙物，其中该间隙物形成接触9.如权利要求8所述的半导体装置的制造方法，其中蚀刻包含SiGe的该半导体层是沿3括蚀刻该源/漏极区以形成一第三凹陷至一段深度与该三角形间隙物延伸部的底21.如权利要求16所述的半导体装置，其中该三角4层和半导体层的材料，且使用光刻(lithography)将各种材料层图案化以在半导体基底上[0003]在半导体产业通过持续地降低最小部件尺寸来改善各种电子组件(例如晶体管、隙物形成延伸至低于第一栅极下的鳍的最顶面的56[0053]α~角度。的”及相似的用语可用于此以使本公开更容易地叙述附图中一个元件或部件与另一个(或另一些)元件或部件之间的关系。这些空间上的相关用语意欲涵盖除了附图所描绘的方向术人员将可以理解在此提供的启示的各种替代和延伸，且这些都在本公开涵盖的范围内。[0058]在此公开的一或多个实施例的优势部件包含因具有三角形轮廓的间隙物延伸部寄生电容。不像传统结构中接触金属与源/漏极外延之间界面的低热稳定度(thermal7度。在此叙述及/或显示的至少一些实施例的进一步优势部件包含因间隙物下方的通道轮穿过鳍式场效晶体管的源/漏极区82的其中一者。后续的附图参照这些参考剖面以清楚描[0060]在此讨论的一些实施例是以使用栅极后制(gate-last)工艺形成的鳍式场效晶体[0061]图2至图19B是根据一些实施例，制造鳍式场效晶体管的中间步骤的剖面示意导体(SOI)基底为形成于绝缘层上的半导体材料层。绝缘层可例如为埋置氧化物(buried8[0065]在图4中，蚀刻外延层114和基底100以形成半导体鳍116(又称为第一半导体鳍蚀刻可为一或多道任何可接受的蚀刻工艺，例如反应式离子蚀刻(reactiveionetch，116可具有在约10h与约5000h之间的高度。衬层118可形成为共形(conformal)层，共形层的水平部分和垂直部分具有彼此相近的厚鳍116暴露的表面。在其他的实施例中，使用沉积技术以形成衬层118，像是原子层沉积[0070]形成介电材料120填入半导体鳍116之间的开口的剩余部分。介电材料120可能溢出(overfill)半导体鳍116之间的开口，使得一部分的介电材料120延伸至半导体鳍116的使用流动式化学气相沉积(flowablechemicalvapordeposition，FCVD)、旋转涂布9120之后，可实施退火/固化(curing)步骤，将流动式的介电材料120转变为固态的介电材[0072]在图7中，将绝缘材料122凹陷以形成浅沟槽隔离(shallowtrenchisolation，接受的蚀刻工艺将浅沟槽隔离区124凹陷，例如对浅沟槽隔离区124的材料具有选择性的。金属氮化物、金属硅化物、金属氧化物和金属。可通过物理气相沉积(physicalvapor[0074]在图9A和图9B中，使用可接受的光刻和蚀刻技术将遮罩层132(见图8A和图8B)图632F2423342及/或其他气体蚀刻剂的干由于是沿着外延层114的硅锗的结晶面进行蚀刻，产生的第一凹陷115中外延层114的表面在与外延层114的顶面齐平的表面与第一凹陷115的侧壁之间的角度α在约5度与约60度之[0076]在图11中，沿着虚设栅极131和遮罩133的侧壁形成栅极间隙物137。在一实施例[0077]在各种不同的实施例中，栅极间隙物137可包括多个栅极子间隙物(subspacer在约1nm与约10nm之间的厚度。第一栅极子间隙物134和第二栅极子间隙物135可包括相同[0078]在形成第一栅极子间隙物134之后，可实施轻掺杂源/漏极(lightlydoped掺杂源/漏极区111可具有约1015cm-3至约1016cm-3的杂质浓度。可使用退火以活化植入的杂三角形间隙物延伸部117。三角形间隙物延伸部117会阻挡金属自金属接触扩散至源/漏极高度H1与宽度W1的比值可在约0.1至10之间。这些尺寸和比值与装置的效能和寄生电容之与第一凹陷115的深度D1相比具有较大深度D2的第二凹陷138。第二凹陷138的深度D2可在F2423342及/或其他气体蚀刻剂的异向性蚀刻以形成。可在约室温与约500℃之间的温度下，约10-秒之间。如图12所示，第二凹陷138的蚀刻可能对三角形间隙物延伸部产生宽度W2的底切[0081]在图13中，可在第二凹陷138内外延成长形成外延的源/漏极区139。一些实施例子间隙物135将外延的源/漏极区139与虚设栅极131隔开适度的横向距离，使得外延的源/漏极区139不会使后续形成的鳍式场效晶体管的栅[0082]一些实施例中，外延的源/漏极区139可包含任何适合P型鳍式场效晶体管的可接缩应力以增加PMOS装置的空穴移动率。在示范的实施例中，外延的源/漏极区139包括SiGeB，且锗百分比与外延层114包括的SiGe的锗百分比相比高约20％。外延的源/漏极区[0083]在其他实施例中，外延的源/漏极区139可包含任何适合N型鳍式场效晶体管的可应力以增加NMOS装置的电子移动率。外延的源/漏极区139也可具有自半导体鳍116各自的外延的源/漏极区139可在成长期间原位(in-situ[0085]根据一些实施例，在图14A和图14B中，沉积第一层间介电质(firstinter(FCVD)。介电材料可包含磷硅酸盐玻璃(phosphosilicateglass，PSG)、硼硅酸盐玻璃[0086]在图15A和图15B中，可实施平坦化工艺(例如化学机械研磨(CMP))以使第一层间介电质140的顶面与虚设栅极131的顶面齐平。平坦化工艺也可移除虚设栅极131上的遮罩[0088]在图17A和图17B中，形成取代栅极(replacementgate)的栅极介电层144和栅极[0089]在栅极介电层144上形成栅极电极146，与栅极电极146填入凹陷142的剩余部极电极146之后，可实施平坦化工艺(例如化学机械研磨(CMP))以移除栅极介电层144和栅掺硼磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等，且可使用任何合适的方法以沉源/漏极区139一段深度使得开口的底面在三角形间隙物延伸部117的底面S1上或与底面S1通过毯覆性沉积合适的金属层，接着进行退火步骤使金属与下方露出的硅反应以实施硅极区139内形成硅化物接触156，使得硅化物接触156设置在三角形间隙物延伸部117之间。且在相对两侧壁之间可具有约1nm与约10nm之间的宽[0094]栅极接触152与填充材料148物理性和电性连接，且源/漏极接触154与外延的源/栅极接触152和源/漏极接触154在图19A和图19B的位置仅做为显示，并非意图以任何方式成三角形间隙物延伸部具有角落轮廓高度与角落轮廓宽度的比值在约0.1到角形间隙物延伸部具有高度在约1nm与约10nm之间，以及具有宽度在约1nm与约10nm之间。