CN111181563B 一种低功耗逐次逼近型模数转换器和模数转换方法 （楚天龙股份有限公司）

请求不公布姓名请求不公布姓名一种低功耗逐次逼近型模数转换器和模数决现有技术中传统结构的SARADC能耗高的问2所述第一电容阵列包括并联的电容Ca0～Ca(n-1),所述第二电容阵列包括并联的电容Cb0所述第一电容阵列的所有上极板与所述比较器的正向输入端相连接，所Ca1～Ca(n-1)分别通过开关Sa1～Sa(n所述逐次逼近逻辑控制电路根据所述比较器的比较结果输出控制信号以控制开关Sa1~Sa(n-1)和Sb1～Sb(n-1)的切换；所述参考电压信号VREF是最大输入电压信所述第一电容阵列的所有下极板与所述第二电容阵列的所有上极板通过开关AOZ相连所述比较器进行第k(k<n)次比较，当所述比较器输出结果为1，所述控制信号将开关3依次进行第2次至第n-1次比较(将k记为比较次数，即1<k<n)，4[0002]逐次逼近型模数转换器(SuccessiveApproximationRegisterAnalog-to-[0003]传统的电荷再分配型SARADC主要包括电容阵列、比较器和逐次逼近逻辑控制电述逐次逼近逻辑电路相连接，所述比较器的输出端与所述逐次逼近逻辑控制电路相连接，[0006]所述第一电容阵列包括并联的电容Ca0～Ca(n-1),所述第二电容阵列包括并联的电的第一输入端通过开关Sa0与输入电压信号VIN相接，电容Ca0的下极板接参考电压信号VREF，电容Ca1～Ca(n-1)分别通过开关Sa1～Sa(n信号VREF相接，电容Cb0的下极板接参考电压信号VREF，电容Cb1～Cb(n-1)分别通过开关Sb1~[0008]所述逐次逼近逻辑控制电路根据所述比较器的比较结果输出控制信号以控制开关Sa1～Sa(n-1)和Sb1～Sb(n-1)5[0014]本申请提供的n位逐次逼近型模数转换器，电容阵列采用最大输入电压的一半的6第二电容阵列112。第一电容阵列111与比较器120的第一输入端以及逐次逼近逻辑控制电111的输出电压和第二电容阵列112的输出电压进行比较。逐次逼近逻辑控制电路130根据转换完成后逐次逼近逻辑控制电路130输出数字信号D11～D0,并发出转换结束(Endof[0041]图2所示是电容阵列110的结构示意图。第一电容阵列111包括12逐次逼近型模数转换器中包括两个电容阵列，第一电容阵列包括n个并联的电容Ca0~列111的上极板电压VP作为比较器120的第一输入端的信号，比较器120的第一输入端通过通过开关Sa1～Sa11接参考电压信号VREF或者接地。第二电容阵列112的所有上极板与比较器120的第二输入端相连接，即第二电容阵列112的上极板电压VN作为比较器120的第二输入号VREF是最大输入电压VIN-MAX的一半，因此逐次逼近型模数转换器SARADC100只需要最大[0045]图3所示为本申请的实施例中比较器120的电路结构图。比较器120包括依次连接7和一个动态比较器124。第一电容阵列111的上极板电压VP和第二电容阵列112的上极板电将前置放大器的输出放大为数字电路可识别的高低电平。动态比较器124的电路包括尾电[0050]图6所示为本申请的实施例中一种模数转换方法的流程图，所述模数转换方法适电容阵列111上极板电压被充电至VIN，第二电容阵列112上极板电压被充电至VREF。然后，Sa0b08[0071]当最后一次比较完成后，第一电容阵列111上极板的电压总电荷量QP和第二电容9n-1～D0数值被一一确定。字信号并输出转换结束EOC信号通知后端电[0095]而本申请提供的适用于12位的逐次逼近型模数转换器的模数转换过程中一共进列112中的开关接地，只有一次电荷流动，避免了传统结构控制逻辑中电容下级板开关接