CN111613622B 集成电路器件及其制造方法 （三星电子株式会社）

JP2017163110A,2017.09.14JP2011023586A,201WO2016194211A1,2016.12.路器件可以包括交替地堆叠的多个字线结构和膜的侧面限定了延伸穿过所述多个字线结构和以及位于所述阻挡介电膜且分别位于所述多个电荷存储膜中的每一个电荷存储膜可以包括顺序地堆叠在所述多个字线结构的侧面中的相应述第二电荷存储膜的表面可以在其中间部分包2多个字线结构，所述多个字线结构在与衬底的主表面多个绝缘膜，所述多个绝缘膜与所述多个字线结构在所述伸穿过所述多个字线结构和所述多个绝缘膜的沟道多个电荷存储膜，所述多个电荷存储膜在所存储膜包括顺序地堆叠在所述多个字线结构的所述侧面中的相应侧面上的第一电荷存储隧穿介电膜，所述隧穿介电膜在所述沟道孔中位于所述其中，所述第二电荷存储膜包括面对所述阻挡介电膜的第一表面其中，所述第二电荷存储膜的所述第二表面在其沿所述竖直方向的中间部分包括凹其中，所述第二电荷存储膜具有相比于所述中间部分进一步其中，所述隧穿介电膜具有分别与所述第二电荷存储膜的所侧面朝向所述阻挡介电膜突出超过所述多个字线结构中的每个其中，所述阻挡介电膜的面对所述沟道膜的表面包括分别多个凹槽中的相应凹槽中的第一部分和从所述阻挡介电膜的所述多个凹槽中的所述相应膜在所述竖直方向上的高度大于所述多个字线结构中的每个字线结构在所述竖直方向上多个字线结构，所述多个字线结构在与衬底的主表面3多个绝缘膜，所述多个绝缘膜与所述多个字线结构在所述阻挡介电膜，所述阻挡介电膜位于所述沟道孔中，并多个电荷存储膜，其中，所述多个电荷存储膜中的每个其中，所述多个电荷存储膜中的每个电荷存储膜的面对所其中，所述沟道膜具有分别与所述多个电荷存储膜中的每个电所述下部相对应的在朝向所述沟道孔的方向上凹入的弯曲8.根据权利要求7所述的集成电路器件，其中，所多个字线结构，所述多个字线结构在与衬底的主表面多个绝缘膜，所述多个绝缘膜与所述多个字线结构在所述伸穿过所述多个字线结构和所述多个绝缘膜的沟道阻挡介电膜，所述阻挡介电膜在所述沟道孔中在所述多个至少一个电荷存储膜，所述至少一个电荷存储膜在所述沟隧穿介电膜，所述隧穿介电膜在所述沟道孔中在所4其中，所述多个绝缘膜中的每个绝缘膜的面对所述沟道膜电荷存储膜的至少一部分位于所述阻挡介电膜的所述多个凹槽中的一其中，所述至少一个电荷存储膜的面对所述沟道膜的表面其中，所述至少一个电荷存储膜具有相比于所述中间部分其中，所述隧穿介电膜具有分别与所述至少一个电荷存储膜的所对应的在朝向所述沟道孔的方向上凹入的弯第二部分，所述第二部分位于所述阻挡介电膜的所述多个凹槽中的所述一个凹槽外15.根据权利要求14所述的集成电路器件，其中，所述第一部分在其中间部分包括凹17.根据权利要求14所述的集成电路器件，其中，所述第二部分在其中间部分包括凹通过经由所述沟道孔去除所述多个第二膜的一部分，在所述沟道孔中在所述沟道孔中在所述多个第一膜和所述多个第二膜上形成至少一个电荷存储膜，所述至少一个电荷存储膜包括位于所述在所述沟道孔中形成覆盖所述至少一个电荷存储膜和所述阻挡其中，所述第二电荷存储膜的面对所述沟道孔的表面在其沿与其中，所述第二电荷存储膜具有相比于所述中间部分进一步其中，所述隧穿介电膜具有分别与所述第二电荷存储膜的所5在所述沟道孔中在所述阻挡介电膜上形成初步电荷存储膜，其其中，至少一个电荷存储膜包括位于所述多个凹槽中的所述一位于所述阻挡介电膜的所述多个凹槽中的所述一个凹槽6[0002]本申请要求于2019年2月22日在韩国知识产权局提交的韩国专利申请No.10_储器件中每个存储单元的竖直高度和在竖直方向上彼此相邻的存储单元之间的间隔相对和所述多个绝缘膜的侧面限定了延伸穿过所述多个字线结构和所述多个绝缘膜的沟道孔堆叠在所述多个字线结构的所述侧面中的相应侧面上的第一电荷存储膜和第二电荷存储7所述多个绝缘膜的侧面限定了延伸穿过所述多个字线结构和所述多个绝缘膜的沟道孔的述多个电荷存储膜中的每个电荷存储膜的至少一部分位于所述阻挡介电膜的所述多个凹所述多个绝缘膜的侧面限定了延伸穿过所述多个字线结构和所述多个绝缘膜的沟道孔的介电膜在所述沟道孔中在所述多个字线结构的所述侧面和所述多个绝缘膜的所述侧面上个绝缘膜的面对所述沟道膜的侧面朝向所述沟道膜突出超过所述多个字线结构中的每个括：在衬底上形成包括多个第一膜和与所述多个第一膜交替地堆叠的多个第二膜的结构；荷存储膜和位于所述第一电荷存储膜上的第二电[0011]图1是根据本发明构思的一些实施例的集成电路器件的存储单元阵列的等效电路[0015]图5A至图5P是示出根据本发明构思的一些实施例的制造集成电路器件的方法的8和图16A是示出根据本发明构思的一些实施例的制造集成电路器件在对应于图2的线X1_X1'的位置处的集成电[0020]图23A至图23F是示出根据本发明构思的一些实施例的制造集成电路器件的方法[0026]图1是根据本发明构思的一些实施例的集成电路器件的存储单元阵列的等效电路择线SSL、至少一条接地选择线GSL和公共源极线CSL。存储单元串MS可以形成在位线BLCSL可以是多个接地选择晶体管GST的多个源极区域共同连[0029]串选择晶体管SST可以连接到串选择线SSL，接地选择晶体管GST可以连接到接地选择线GSL。存储单元晶体管MC1、MC2、、MCn_1和MCn可以分别连接到字线WL(WL1、[0030]图2是根据本发明构思的一些实施例的集成电路器件100的主要组成元件的俯视[0032]衬底102可以具有在作为水平方向的第一方向(X方向)和第二方向(Y方向)上延伸9底102可以包括例如绝缘体上硅(SOI)衬底或绝缘体上锗(G连接的结构。包括在串选择晶体管SST、接地选择晶体管GST以及存储单元晶体管MC1、缘膜156以及与沟道膜150接触并在沟道孔CHH的顶部入口侧中(例如，填充沟道孔CHH的顶部入口侧)的漏极区域158。在一些实施例中，沟道膜150可以为具有内部空间的圆柱形形状，并且沟道膜150的内部空间可以填充(例如，部分地填充或完全地填充)有掩埋绝缘膜侧面可以相对于衬底102的主表面102包括形成在覆盖多个字线结构WS和多个绝缘膜110的部分中的多个弯曲部分。在一些实施例中，在第三方向(Z方向)上彼此间隔开的多个电荷存储膜130可以设置在单个沟道孔CHH导体图案120的上表面的部分区域，可以在半导体图案120的上表面中形成凹陷表面120R。[0038]字线结构WS可以在平行于主表面102M的水平方向上沿着X_Y平面在衬底102上延的每一组在第一方向(X方向)上的宽度可以等于两个相邻的字线切割区域WLC之间的距离，并且多组字线结构WS可以在第一方向(X方向)[0040]多个公共源极区域160可以在第二方向(Y方向)上在衬底102中延伸。在一些实施[0041]字线切割区域WLC可以部分地填充有公共源极线CSL。公共源极线CSL可以在第二方向(Y方向)上在公共源极区域160中延伸。用于覆盖公共源极线CSL的侧壁的绝缘间隔物170可以形成在字线切割区域WLC中。绝缘间隔物170可以使公共源极线CSL与字线WL(WL1、源极区域160与公共源极线CSL之间提供用于减小接触电阻的金属硅化物膜(未示出)。例一部分以及字线结构WS中的两个最上面的字线结构的一部分而形成的串选择线切割区域[0043]多个位线接触焊盘182可以分别设置在穿透顶部绝缘膜180的部分区域的多个位[0044]位于两个相邻的字线切割区域WLC之间的字线结构WS可以包括参考图1描述的接择在第三方向(Z方向)上堆叠在衬底102上的字线结构WS的数量。最靠近衬底102的其中一个字线结构WS可以形成接地选择线GSL。字线结构WS中的两个最上面的字线结构WS均可以150的侧壁的介电薄膜。介电薄膜可以包括例如介电常数高于氧化硅的介电常数的高介电[0047]绝缘膜110各自在平行于衬底102的主表面102M的水平方向上在字线结构WS之间125可以基本上共形地覆盖字线结构WS的侧壁WSS和绝缘膜110的凹陷侧壁110R。阻挡介电道膜150的表面，并且包括多个第一凹槽GR1，并且多个第一凹槽GR1可以分别位于绝缘膜[0051]阻挡介电膜125的厚度t1可以大于字线结构WS的侧壁WSS与绝缘膜110的凹陷侧壁的底表面和顶表面以及绝缘膜110的凹陷侧壁110R限定的凹进空间110SP，使得第一凹槽或掺杂杂质的多晶硅。在一些实施例中，电荷存储膜130可以是作为氮化硅膜的电荷俘获储膜130的面对字线结构WS的侧壁在第三方向(Z方向)上的高度可以大于电荷存储膜130的[0054]沟道膜150可以具有弯曲部分地在第三方向(Z方向)上延伸，以覆盖隧穿介电膜150均可以在面对绝缘膜110的部分中具有朝向绝缘膜110凹入地[0056]参考图3和图4B，集成电路器件100还可以包括在第一凹槽GR1中位于阻挡介电膜[0057]参考图3和图4C，集成电路器件100还可以包括在第一凹槽GR1中位于阻挡介电膜结构WS的部分在第一方向(X方向)上的厚度可以大于其面对每个绝缘膜110的部分在第一110的凹陷侧壁110R之间的在第一方向(X方向)上的宽度W1。由于阻挡介电膜125没有完全地填充由字线结构WS的底表面和顶表面与绝缘膜110的凹陷侧壁110R限定的凹进空间凹陷侧壁110R延伸的接缝125S。接缝125S可以在阻挡介电膜125填充由字线结构WS的底表面和顶表面与绝缘膜110的凹陷侧壁110R限定的凹进空间110SP的可以在阻挡介电膜125填充由字线结构WS的底表面和顶表面与绝缘膜110的凹陷侧壁110R[0062]尽管图4E至图4G都示出了残留层130R，但是残留层130R可[0063]图5A至图5P是示出根据本发明构思的一些实施例的制造集成电路器件的方法的P1，并且主要参考图3描述制造图4A的集成电路器件的方法与制造图4C至图4G的集成电路[0064]参考图3和图5A，在衬底102上形成绝缘膜110和多个牺牲层PL逐个地交替堆叠的膜。绝缘膜110和牺牲层PL均可以通过诸如化学气相沉积(CVD)法、等离子体增强CVD(PECVD)法或原子层沉积(ALD)法之类的方法[0065]牺牲层PL可以在每个后续工艺中提供用于形成图1所示的至少一条接地选择线110的厚度可以大于位于不同位置处的其他绝缘膜110[0067]在最上面的绝缘膜110上形成绝缘图案114，并且通过使用绝缘图案114作为蚀刻[0068]沟道孔CHH在水平方向上的宽度可以朝向衬底102减小。绝缘图案114可以是单层[0069]使用暴露在沟道孔CHH的底部的衬底102作为晶种通过选择性外延生长(SEG)工艺形成部分地填充沟道孔CHH的半导体图案120。半导体图案120的上表面所在的水平高度可以位于牺牲层PL中的最靠近衬底102的牺牲层PL的上表面与绝缘膜110中的最靠近衬底102同的高度水平上形成与沟道孔CHH连通的多个凹进空间110SP。每个绝缘膜110均可以具有凹陷侧壁110R，凹陷侧壁110R比牺牲层PL的面对沟道孔CHH的每个侧壁PLS更远离沟道孔[0077]参考图5H和图5I，在暴露在沟道孔CHH中的第一覆盖牺牲层SCL1上形成第二覆盖盖层CVL3是第一覆盖牺牲层SCL1的一部分。第三覆盖层CVL3可以由暴露初步电荷存储膜130P的第二凹槽GR2的第一凹进空间RS1分离成多个第三覆盖层C储膜130P的通过第三覆盖层CVL3的第一凹进空间RS1暴露的部分，形成由与第一凹进空间膜130P的该部分的各向同性蚀刻期间，或者在形成电荷存储膜130之后，去除第二覆盖层[0080]在通过各向同性蚀刻部分初步电荷存储膜130P的该部分来形成电荷存储膜130的工艺中，初步电荷存储膜130P的另一部分可以作为残留层130R保留在第一凹槽GR1中的阻130P的另一部分可以作为彼此间隔开的至少两个残留层130Ra保留在第一凹槽GR1中的阻除覆盖半导体图案120的阻挡介电膜125的一部分和隧穿介电膜140的相应部分之后，形成膜125的该部分和隧穿介电膜140的相应部分的工艺中，半导体图案120的上表面的部分区[0081]参考图5P，在通过去除图5O的绝缘膜110和牺牲层PL中的每一者的一部分来形成和图16A是示出根据本发明构思的一些实施例的制造集成电路器件的方法的放大截面图，[0088]阻挡介电膜125a可以不覆盖绝缘膜110的凹陷侧壁110R的一部分，而完全地覆盖初步电荷存储膜130Pa可以覆盖阻挡介电膜125，具凹槽GR1的一部分，并且初步电荷存储膜130Pa的第二凹槽GR2a在第三方向(Z方向)上的高度可以大于图5D的初步电荷存储膜130P的第二凹槽GR2在第三方向(Z方向)[0092]参考图7B，在沟道孔CHH中的初步电荷存储膜130Pa上顺序地形成具有第二凹槽GR2a的第一覆盖牺牲层SCL1a以及第二覆盖牺牲层SCL2a。第三凹槽GR3a在第三方向(Z方向)上的高度可以大于图5E的第二覆盖牺牲层SCL2的第三凹槽GR3在第三方向(Z方向)上的[0093]参考图7C，通过各向异性地蚀刻图7B的第二覆盖牺牲层SCL2a来形成填充第三凹槽GR3a的至少一部分的第一覆盖层CVL1a，第一覆盖层CVL1a是第二覆盖牺牲层SCL2a的一[0095]参考图7E和图7F，通过使用第二覆盖层CVL2a作为蚀刻掩模来各向同性地蚀刻第一覆盖牺牲层SCL1a来形成作为第一覆盖牺牲层SCL1a的一部分并且暴露初步电荷存储膜130Pa的一部分的第三覆盖层CVL3a。第三覆盖层CVL3a可以具有用于暴露初步电荷存储膜在初步电荷存储膜130Pa的一部分的各向同性蚀刻期间或者在形成电荷存储膜130a之后去[0097]每个电荷存储膜130a的两端均可具有朝向阻挡介电膜125上的第一凹槽GR1a延伸成覆盖电荷存储膜130a和阻挡介电膜125的隧穿介电膜140、覆盖隧穿介电膜140和半导体[0099]参考图8A，通过对图5B的结果执行去除暴露在沟道孔CHH中的图5B的牺牲层PL的牲层PLc在其面对沟道孔CHH的端部处具有修整部分PTR。修整部分PTR在第三方向(Z方向)上的高度可以小于牺牲层PLc的其他部分在第三方向(Z方向)上的[0100]由牺牲层PLc的底表面和上表面以及绝缘膜110的凹陷侧壁110R限定的凹进空间110SP在第三方向(Z方向)上的高度可以大于图5B的凹进空间110SP在第三方向(Z方向)上[0101]参考图8B，形成具有第一凹槽GR1b并且覆盖绝缘膜110和牺牲层PLc的在沟道孔介电膜125b上顺序地形成初步电荷存储膜130Pb、第一覆盖牺牲层SCL1b和第一覆盖层通过去除图8C的牺牲层PLc获得的空间的多个字线结构WSc，从而形成集成电路器件100c。方向(Z方向)上的高度小于字线结构WSc的其他部分在第三方向(Z方向)上的高向(Z方向)上的第二高度H2a可以大于图4A的电荷存储膜130[0106]在一些实施例中，字线结构WS在第三方向(Z方向)上的第一高度H1可以小于电荷过SEG工艺或选择性沉积工艺在第三覆盖层CVL3上形成第四覆盖层CVL4。第四覆盖层CVL4[0108]第四覆盖层CVL4可以具有用于暴露初步电荷存储膜130P的第二凹槽GR2的第一凹进空间RS1C。由于第一凹进空间RS1C是在填充图5K所示的第一凹进空间RS1中的第四覆盖[0109]参考图10B和图10C，在通过各向同性地蚀刻图10A的初步电荷存储膜130P的通过第四覆盖层CVL4的第一凹进空间RS1C暴露的部分来形成由与第一凹进空间RS1C连通的第荷存储膜130e的形状可以与图4A所示的集成电路器件100的电荷存储膜130[0114]参考图12A和图12B，形成覆盖沟道孔CHH中的阻挡介电膜125的初步电荷存储膜[0115]然后，通过执行与图5E至5M所示的工艺类似的工艺蚀刻初步电荷存储膜130Pf的[0117]电荷存储膜130f可以具有与牺牲层PL位于大致相同的高度水平的第一层130f1和在第三方向(Z方向)上延伸。与牺牲层PL位于大致相同的水平高度的电荷存储膜130f在水平方向上的宽度可以大于与绝缘膜110位于大致相同的水平高度的电荷存储膜130f在水平第一层130f1和第二层130f2，并且电荷存储膜130f的在绝缘膜110一侧的第二部分可以仅的第一宽度可以比电荷存储膜130f的第二部分在第一方向(X方向)可以被第二层130f2a和阻挡介电膜125包围。第二层130f2a可以包围第一层130f1的上表冲绝缘膜142。缓冲绝缘膜142在沟道孔CHH中形成覆盖阻挡介电膜125和电荷存储膜130的电荷存储膜132，从而形成包括电荷存储膜130和覆盖电荷存储膜132的扩展电荷存储膜[0126]参考图16B，通过执行与图5N至图5P所示的工艺类似的工艺，在扩展电荷存储膜[0127]包括电荷存储膜130和覆盖电荷存储膜132的扩展电荷存储膜130h可以对应于图12D所示的包括第一层130f1和第二层130f2的电荷存储膜130f。集成电路器件100k可以类似于在图12D所示的集成电路器件100g中缓冲绝缘膜142插入在阻挡介电膜125和第二层二层130i2的上表面、底表面和侧壁，该侧壁面对字线结构WS。在一些实施例中，第一层荷存储膜130P的第二凹槽GR2的外围部分的覆盖图案，然后通过使用覆盖图案作为蚀刻掩中去除了初步电荷存储膜130P的该部分的部分[0133]形成与一个字线结构WS对应的电荷存储膜130j的第一部分130j1和第二部分之间的空间之后去除图5L所示的电荷存储膜130来形成第一部分130j1和第二部分13[0136]形成与一个字线结构WS对应的电荷存储膜130k的第一部分130k1和第二部分一部分130j1和第二部分130j2的方法类似的方法形成，并且第三部分130k3可以是未从图130k3可以包括与第一部分130k1和第叠结构的初步电荷存储膜130之后执行参考图5E至图5M描述的工艺来形成第一层130l1和[0142]第一层130l1的面对沟道膜150的侧壁和第二层130l2的面对字线结构WS2的侧壁120接触并在沟道孔CHH中在第三方向(Z方向)上延伸的沟道膜150、填充沟道膜150的内部空间的掩埋绝缘膜156、以及与沟道膜150接触并填充沟道孔CHH的顶部入口侧的漏极区域案120的上表面的部分区域被去除，所以可以在半导体图案120的上表面上形成凹陷表面[0149]字线结构WS可以沿着X_Y平面在平行于主表面102M的水平方向上在衬底102上延以基本上共形地覆盖字线结构WS的凹陷侧壁WSR和绝缘膜110的侧壁110S。阻挡介电膜125以及字线结构WS的凹陷侧壁WSR限定的凹进空间WSSP，因此第一凹槽GR1c可以不延伸到凹于电荷存储膜230与字线结构WS的凹陷侧壁WSR之间。电荷存储膜230可以包括例如氮化硅可以大于电荷存储膜230在第三方向(Z方向)上的第二高度H2b。[0154]每个电荷存储膜230的与阻挡介电膜225相对(即，面对隧穿介电膜140和沟道膜140和沟道膜150的表面可以在其中间部分具有相比于其上部和下部进一步朝向阻挡介电[0155]每个电荷存储膜230可以包括填充第一凹槽GR1c的至少一部分的第一电荷存储膜向或Y方向)上的宽度可以大于第一电荷存储膜232在水平方向(X方向或Y方向)上的宽度。第二电荷存储膜234在竖直方向(Z方向)上的高度可以大于第一电荷存储膜232在第三方向[0158]图23A至图23F是示出根据本发明构思的一些实施例的制造集成电路器件的方法PL相同的高度水平形成与沟道孔CHH连通的多个凹进空间PLSP中的每个。在凹进空间PLSP[0161]参考图23C，形成覆盖绝缘膜110和牺牲层PL的在沟道孔CHH中暴露的表面的阻挡阻挡介电膜225可以不完全地填充凹进空间PLSP，并且第一凹槽GR1c可以延伸到凹进空间[0163]参考图23D和图23E，在沟道孔CHH中形成覆盖阻挡介电膜225的初步电荷存储膜(Z方向)上延伸。初步电荷存储膜232P可以包括例如氮化硅膜、多晶硅或掺杂杂质的多晶荷存储膜232可以相比于从其中间部分从上部和下部进一步朝向沟[0165]参考图23F，通过在第一电荷存储膜232上形成第二电荷存储膜234来形成包括第一电荷存储膜232和第二电荷存储膜234的电荷存储膜230。可以通过使用第一电荷存储膜存储膜232和第二电荷存储膜234可以包括彼此不同的材料。第二电荷存储膜234可以包括[0166]第二电荷存储膜234可以在图23F所示的沟道孔CHH中完全覆盖第一电荷存储膜存储膜230和阻挡介电膜225的隧穿介电膜140、覆盖图21的隧穿介电膜140和半导体图案一电荷存储膜232a和第二电荷存储膜234a[0171]当从沟道孔CHH观看时，第二电荷存储膜234a可以具有在其中间部分为凹形的表盖电荷存储膜230a和阻挡介电膜225的隧穿介电膜140、覆盖图21的隧穿介电膜140和半导储膜232P的一部分。第一电荷存储膜232b包括在第一凹槽GR1c中在阻挡介电膜125上彼此[0174]参考图25B，在第一电荷存储膜232b上形成填充第一凹槽GR1c的第二电荷存储膜234b，从而形成包括至少两个第一电荷存储膜232b和第二电荷存储膜234b的电荷存储膜230b。第二电荷存储膜234b可以形成为通过SEG工艺或选择性沉积工艺从在第一凹槽GR1c中在阻挡介电膜125上彼此间隔开的至少两个第一电荷存储膜232b形成的部分，这些部分[0175]当从沟道孔CHH观看时，第二电荷存储膜234b可以具有在其中间部分为凹形的表电荷存储膜230b和阻挡介电膜225的隧穿介电膜140、覆盖图21的隧穿介电膜140和半导体个第二电荷存储膜234c的电荷存储膜230c。至少两个第二电荷存储膜234c是通过SEG工艺或选择性沉积工艺从在第一凹槽GR1c中在阻挡介电膜125上彼此间隔开的至少两个第一电盖电荷存储膜230c和阻挡介电膜225的隧穿介电膜140、覆盖图21的隧穿介电膜140和半导[0179]参考图27A，通过对图23B的结果执行去除在沟道孔CHH中暴露的图23B的绝缘膜110的表面的一部分的修整工艺来形成多个绝缘膜110a，每个绝缘膜110a具有通过修整工艺去除其面对沟道孔CHH的端部的一部分而获得的修整部分110TR。修整部分110TR在第三方向(Z方向)上的高度可以小于绝缘膜110a的其他部分在第三方向(Z方[0180]由每个绝缘膜110a的底表面和上表面以及每个牺牲层PL的凹陷侧壁PLR限定的凹进空间PLSPa在第三方向(Z方向)上的高度可以大于图23B所示的凹进空间PLSP在第三方向[0181]参考图27B，形成具有第一凹槽GR1d并且覆盖绝缘膜110a和牺牲层PL的在沟道孔[0182]参考图27C，通过执行与图23D和图23E所示的工艺类似的工艺来形成填充第一凹槽GR1d的至少一部分的第一电荷存储膜232d。第一电荷存储膜232d在第三方向(Z方向)上的高度可以大于图23E所示的第一电荷存储膜232在第三方向(Z方向一电荷存储膜232d和第二电荷存储膜234d的电荷存储膜230d。第二电荷存储膜234在第三方向(Z方向)上的高度可以大于图23F所示的第二电荷存储膜234在第三方向(Z方向)上的[0184]当从沟道孔CHH观看时，第二电荷存储膜234d可以具有在其中间部分为凹形的表[0186]在一些实施例中，每个字线结构WS在第三方向(Z方向)上的第一高度H1可以小于方向(Z方向)上延伸，并且具有与第一凹槽GR1d对应的第二凹槽GR2d。初步电荷存储膜[0188]参考图28B，通过执行与图27C和图27D所示的工艺类似的工艺来形成掩模图案层235，掩模图案层235包括填充第二凹槽GR2d的至少一部分的第一掩模图案237和覆盖第一[0189]可以通过与形成图27C的第一电荷存储膜232d和图27D的第二电荷存储膜234d中的每个电荷存储膜的方法类似的方法来形成第一掩模图案237和第二掩模图案239中的每各向异性地蚀刻初步掩模图案来形成第一掩模图案237，或者可以通过使用第一掩模图案案层235作为蚀刻掩模来各向同性地蚀刻图28B的初步电荷存储膜230Pe来形成作为初步电[0194]图29是示出根据本发明构思的一些实施例的集成电路器件500的主要区域的平面[0196]存储单元阵列区域512可以包括具有参考图1描述的构造的多个存储单元阵列[0197]第一外围电路区域514和第二外围电路区域516可以包括用于控制输入到存储单存储单元阵列区域512中的垂直存储单元的外围电路可以设置在第一外围电路区域514和[0199]在一些实施例中，设置在第一外围电路区域514中的外围电路可以是能够高速处理输入到存储单元阵列区域512的数据或从存储单元阵列区域512输出的数据的电路。例[0200]第二外围电路区域516可以设置在不与存储单元阵列区域512和第一外围电路区围电路区域516的至少一部分可以设置在存储单元阵列区域5[0201]焊盘区域518可以形成在存储单元阵列区域512的另一侧处。焊盘区域518可以是提供连接到存储单元阵列区域512的各个垂直存储单元的字线的布线的[0202]图30A是根据本发明构思的一些实施例的集成电路器件600的示意性透视图。图的第一外围电路区域514和形成在比衬底502的第一水平高度高的第二水平高度上的存储[0204]在一些实施例中，衬底502可以具有在第一方向(X方向)和第二方向(Y方向)延伸[0208]多层布线结构630可以包括顺序堆叠在衬底502上并且彼此电连接的第一接触至图4G描述的集成电路器件100的存储单元阵列区域的构造或参考图21和图22描述的集成电路器件200的存储单元阵列区域的构造[0211]多个公共源极区域572可以形成在半导体层520上。公共源极区域572的详细构造[0213]在集成电路器件600中，存储单元阵列区域512和第一外围电路区域514可以通过在第三方向(Z方向)上延伸的至少一个连接插塞(未514中的布线结构可以通过至少一个连接插塞彼能的第一水平高度的半导体器件和第二水平高度的半导体器件堆叠为彼此竖直地交叠并层布线结构的布线图案的密度不会过度地增加，并且可以简化集成电路器件的制造工艺。[0215]图31是根据本发明构思的一些实施例的集成电路器件700的示意性透视图。在图向上彼此交叠的多个下字线LWL的下堆叠件LST、具有堆叠在下堆叠件LST上的在竖直方向[0217]沟道结构CHS可以在衬底102上延伸，以在竖直方向上穿透下堆叠件LST和上堆叠[0218]每个下字线LWL和每个上字线UWL在Y方向上的宽度可以随着其远离衬底102而减缘部分可以用作下接触焊盘CP1，每个上字线UWL在Y方向上的边缘部分可以用作上接触焊[0219]下字线LWL可以经由与下接触焊盘CP1接触的多个下接触CON1以及连接到下接触CON1的多条布线712和714电连接到字线驱动电路(未示出)。上字线UWL可以经由与上接触焊盘CP2接触的多个上接触CON2以及连接到上接触CON2的多条布线722和724电连接到字线