CN111668308B 半导体器件及其制造方法 （三星电子株式会社）

US2010176456A1,2010.US2017222026A1,2017.US2008233690A1,2008.图案和第二有源图案的第一栅电极和第二栅电在第二有源图案和第二栅电极之间的高k电介质层。第一栅电极包括功函数金属图案和电极图案包含与高k电介质层的杂质相同的杂质。第二栅电极的第一功函数金属图案的杂质浓度大于2分别在所述第一有源区和所述第二有源区上的第一有源图案及在所述第一有源图案和所述第一栅电极之间以及在所述第二有源图案和所述第二栅所述第二栅电极的第一功函数金属图案的杂质浓度大于所述第一栅电极的功函数金所述第一栅电极的功函数金属图案包括金属氮化物层、掺杂有铝或硅所述第二栅电极的第一功函数金属图案和第二功函数金属图案中的每个功函数金属图案包括金属氮化物层、掺杂有铝或硅的金属氮化物层以及金属氧化物层中的一种或多所述第二栅电极的第二功函数金属图案包括与所述第一栅电极的功函数金属图案的所述第一有源图案和所述第二有源图案中的每个有源图案的沟道区竖直突出于所述3所述第一部分的杂质浓度与所述第二部分的杂质浓竖直堆叠在所述第一有源图案和所述第二有源图案中的每个有源图案上的多个半导所述高k电介质层和所述第一栅电极填充所述第一有源图案上的所述半导体图案之间所述高k电介质层和所述第二栅电极填充所述第二有源图案上的所述半导体图案之间在所述衬底上并限定有源图案的器件隔离层，所述有源所述高k电介质层的第一部分的杂质浓度小于所述功函数金属图案的杂竖直堆叠在所述衬底上的第一半导体图案和第二半导体图案，4所述高k电介质层和所述栅电极填充所述第一半导体图案和所述第二半导体图案之间所述高k电介质层的杂质浓度小于所述第一功函数金属图案的杂所述高k电介质层、所述第一功函数金属图案和所述第二功函数金属图案填充所述第将杂质注入到所述硅层或所述多晶硅层中，以在所述高k电介质层上形成包含所述杂对所述杂质掺杂层执行退火工艺以将所述杂质从所述杂质掺杂层注入到所述高k电介56[0002]本申请要求于2019年3月8日在韩国知识产权局递交的韩国专利申请No.10-2019-案和第一栅电极之间以及在第二有源图案和第二栅电极之间的高k电介质层。第一栅电极7体图案和第二半导体图案之间的第一空间。第一功函数金属图案和高k电介质层可以包含[0018]图15示出了示出根据本公开的一些示例实施例的制造半导体器件的方法的平面[0020]图17示出了示出根据本公开的一些示例实施例的制造半导体器件的方法的平面8外延生长工艺形成的外延图案。源/漏图案SD的顶表面可以处于比沟道区CH的顶表面高的[0044]又如，当源/漏图案SD是掺杂有n型杂质的区域时，源/漏图案SD可以包括与衬底9向D1上延伸。栅覆盖图案GP可以包括相对于下面将要描述的第一层间电介质层110和第二极GE的底表面延伸。栅介质图案GI可以包括界面层IL和在界面层IL和栅电极GE之间的高k[0049]界面层IL可以覆盖沟道区CH的顶表面TS和相对侧壁SW。高k电介质层HK也可以介于栅电极GE和栅隔墙GS之间。高k电介质层HK可以从有源图案AP延伸到下一相邻的有源图[0050]例如，界面层IL可以包括氧化硅层。高k电介质层HK可以包括以下中的一种或多[0053]沟道区CH上的高k电介质层HK可以包括沟道区CH的侧壁SW上的第一部分P1和沟道[0054]高k电介质层HK可以包括杂质DPT。杂质DPT可以均匀地掺杂在高k电介质层HK比(at％)至5原子百分比(at％)的范围内，功函数金属图案WF的杂质浓度可以在1at％至道区CH的顶表面TS上的高k电介质层HK的氟(F)浓度可以与沟道区CH的侧壁SW上的高k电介质层HK的氟(F)浓度基本相同。功函数金属图案WF的氟(F)浓度可以大于高k电介质层HK的[0057]第一层间电介质层110可以设置在衬底100上。第一层间电介质层110可以覆盖栅隔墙GS的顶表面基本共面。第一层间电介质层110上可以设置有覆盖栅覆盖图案GP的第二层间电介质层120。例如，第一层间电介质层110和第二层间电介质层120可以包括氧化硅[0059]硅化物层(未示出)可以介于源/漏图案SD和有源接触部AC之间。有源接触部AC可[0060]尽管未示出，但是可以设置栅接触部以穿透第二层间电介质层120和栅覆盖图案层HK具有覆盖沟道区CH的顶表面TS和侧壁SW的三维结构，但是高k电介质层HK可以具有均类和浓度的改变可以调节高k电介质层HK的特性[0069]参考图8以及图9A至图9C，可以在每个有源图案AP的上部上形成一对源/漏图案[0071]有源图案AP的凹入的内侧壁可以用作用于执行选择性外延生长工艺以形成源/漏择性外延生长工艺可以包括化学气相沉积(CVD)工艺或分子束外延(MBE)[0073]参考图10以及图11A至图11C，可以形成第一层间电介质层110以覆盖源/漏图案[0074]可以平坦化第一层间电介质层110直到牺牲图案PP的顶表面显露。可以使用回蚀盖层CAP可以包括金属氮化物层、掺杂有铝或硅的金属氮化物层以及金属氧化物层中的一[0079]可以在覆盖层CAP上形成杂质掺杂层DDL。杂质掺杂层DDL可以部分或完全填充空[0080]根据本公开的一些示例实施例，高k电介质层HK可以通过杂质掺杂层DDL来掺下面将参考图14A和图14B详细讨论掺掺杂层DDL扩散到高k电介质层HK。杂质掺杂层DDL中的一部分杂质DPT可以从杂质掺杂层DDL通过覆盖层CAP迁移到高k电介质层HK。杂质掺杂层DDL中的另一部分杂质DPT可以从杂与杂质掺杂层DDL间隔开。因此，覆盖层CAP的杂质浓度可以大于高k电介质层HK的杂质浓[0085]因为杂质掺杂层DDL共形地形成在沟道区CH的顶表面TS和侧壁SW上，所以沟道区CH的顶表面TS上的高k电介质层HK的杂质浓度可以与沟道区CH的侧壁SW上的高k电介质层且与源/漏图案SD电连接。尽管未示出，但是可以形成栅接触部以穿透第二层间电介质层[0091]图15示出了示出根据本公开的一些示例实施例的制造半导体器件的方法的平面掺杂层DDL可以经历退火工艺以使杂质从杂质掺杂层DDL直接扩散到高k电介质层HK中。之[0093]图17示出了示出根据本公开的一些示例实施例的制造半导体器件的方法的平面[0095]图19示出了示出根据本公开的一些示例实施例的半导体器件的平面图。图20A示[0097]第一有源区AR1和第二有源区AR2可以由形成在衬底100的上部上的第二沟槽TR2源图案AP2。第一沟槽TR1可以限定在相邻的第一有源图案AP1之间以及相邻的第二有源图[0098]第一源/漏图案SD1可以设置在第一有源图案AP1的上部上。第二源/漏图案SD2可案SD1可以具有第一导电类型(例如，p型)，第二源/漏图案SD2可以具有第二导电类型(例[0099]第一栅电极GE1可以设置为延伸跨过第一有源图案AP1，并且第二栅电极GE2可以设置为延伸跨过第二有源图案AP2。第一栅电极GE1和第二栅电极GE2可以分别与第一沟道[0100]第一栅电极GE1可以包括功函数金属图案WF和功函数金属图案WF上的电极图案函数金属图案WF2以及第二功函数金属图案WF2上[0101]第一栅电极GE1的功函数金属图案WF可以包括金属氮化物层、掺杂有铝或硅的金和第二功函数金属图案WF2中每个功函数金属图案可以包括金属氮化物层、掺杂有铝或硅与第一栅电极GE1的功函数金属图案WF的厚度[0102]返回参考图21A和图21B，第一栅电极GE1的功函数金属图案WF可以基本上不包含[0103]第二栅电极GE2的第一功函数金属图案WF1的杂质浓度可以大于高k电介质层HK的极GE2的第一功函数金属图案WF1的杂质浓度可以大于第一栅电极GE1的功函数金属图案WF[0106]参考图19和图22，可以形成空的空间EP以显露第一沟道区CH1和第二沟道区CH上顺序地形成覆盖层CAP和杂质掺杂层DDL。杂质掺杂层DDL可以经历退火工艺以使杂质从[0108]可以选择性地去除第一有源区AR1上显露的覆盖层CAP。第二有源区AR2上的覆盖函数金属图案WF。第二有源区AR2上的覆盖层CAP可以构成第二栅电极GE2的第一功函数金省略与上面参考图1、图2A至图2C以及图3讨论的半导体器件重复的技术特征的详细描述，[0112]可以在每个有源图案AP上设置沟道区CH和一对源/漏图案SD。沟道区CH可以介于[0113]第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3可以在垂直于衬三半导体图案SP3可以彼此在竖直方向上重叠。每个源/漏图案SD可以与第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每个半导体图案的侧壁直接接触。例[0114]第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3可以具有彼此相SP3可以在第二方向D2上具有不同的最大长度。例如，第一长度可以是指第一半导体图案图案SP1、第二半导体图案SP2和第三半导体图案SP3，但是半导体图案的数量没有特别限[0116]源/漏图案SD可以是从晶种层或者从有源图案AP的凹入RS以及从第一半导体图案[0117]源/漏图案SD可以在其中间部分处在第二方向D2上具有最大宽度(参见图26A)。在第二方向D2上的宽度可以随着从中间部分极GE可以围绕第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每个半[0119]栅介质图案GI可以介于栅电极GE和有源图案AP之间以及栅电极GE和沟道区CH之[0122]可以在沟道区CH的第一半导体图案SP1和第二半导体图案SP2之间限定第一空间质层HK和功函数金属图案WF中的每一个可以共形地填充第一空间SA1。电极图案EL可以完[0124]可以在沟道区CH最上面的半导体图案或第三半导体图案SP3上限定第二空间SA[0126]衬底100可以在其整个表面上设置有第一层间电介质层110和第一层间电介质层110上的第二层间电介质层120。有源接触部AC可以设置为穿透第一层间电介质层110和第[0131]沟槽TR可以在第二方向D2上延伸并且限定每个有源图案AP在第二方向D2上的侧案PAP和有源图案AP可以各自形成为具有沿初步图案PAP从而形成沟道区CH。可以图案化初步图案PAP的半导体层SEL以形成第一半导[0140]选择性去除牺牲层SAC可以在第一半导体图案SP1、第二半导体图案SP2和第三半体图案SP1和第二半导体图案SP2之间限定第一空间SA1。可以在最上面的半导体图案或者第三半导体图案SP3上限定第二空间SA2。空的空间可以包括第一空间SA1和第二空间SP2。选择性去除牺牲层SAC可以使空的空间显露第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每个半导体图案的顶表面和底表面SP2和第三半导体图案SP3上以及在显露的有源图案AP的上部上共形地形成界面层IL。例[0142]可以在衬底100的整个表面上共形地形成高k电介质层HK。高k电介质层HK可以部[0143]可以在覆盖层CAP上形成杂质掺杂层DDL。杂质掺杂层DDL可以形成为完全填充第[0144]根据本公开的一些示例实施例，高k电介质层HK可以通过杂质掺杂层DDL来掺杂质掺杂层DDL可以经历退火工艺以使杂质从杂质掺杂层DDL迁移到[0147]图41示出了示出根据本公开的一些示例实施例的半导体器件的平面图。图42A示以在每个第二有源图案AP2上设置第二沟道区CH2和一对第二源/漏图案SD2。第一沟道区CH1和第二沟道区CH2中的每个沟道区可以包括顺序堆叠的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3。每个第一源/漏图案SD1可以填充第一有源图案AP1的第[0151]第一栅电极GE1可以设置为延伸跨过第一沟道区CH1，并且第二栅电极GE2可以设图案WF1上的第二功函数金属图案WF2以及第二功函数金属图案WF2以填充第二有源区AR2上的第一空间SA1。第二栅电极GE2的电极图案EL可以不填充第一空[0153]第一栅电极GE1的功函数金属图案WF可以包括金属氮化物层、掺杂有铝或硅的金和第二功函数金属图案WF2中每个功函数金属图案可以包括金属氮化物层、掺杂有铝或硅括与第一栅电极GE1的功函数金属图案WF相[0154]如以上参考图21A和图21B所述，第一栅电极GE1的功函数金属图案WF可以基本上[0155]第一栅电极GE1的功函数金属的结构可以与第二栅电极GE2的功函数金属的结构[0156]根据本公开实施例的半导体器件可以包括覆盖三维结构沟道的三维结构高k电介