CN110770898A 具有处理器和动态随机存取存储器的键合半导体器件及其形成方法 （长江存储科技有限责任公司）

PCT/CN2019/0826072019.PCT/CN2019/1052902具有处理器和动态随机存取存储器的键合取存储器(SRAM)单元的阵列以及包括多个第一存取存储器(DRAM)单元的阵列以及包括多个第2第二半导体结构，其包括动态随机存取存储器(DR在所述第一键合层和所述第二键合层之间的键合在所述处理器和所述SRAM单元的阵列上在所述DRAM单元的阵列上方并与所述DRAM单元的在所述处理器和所述SRAM单元的阵列上方并且与所述处理器和所述SRAM单元的阵列竖直地位于所述第二键合层和所述DRAM单元的阵第二互连层以及所述第一键合触点和所述第二键合触点电连接到所3互连层和所述第二互连层以及所述第一键合触点和所述第二键合触点电连接到所述DRAM在第一晶圆上形成多个第一半导体结构，其中，所述在第二晶圆上形成多个第二半导体结构，其中，所述括动态随机存取存储器(DRAM)单元的阵列以及包括多个第二键合触将键合的所述第一晶圆和所述第二晶圆切割成多个管芯21.根据权利要求17-20中任一项所述的方法，形成处于所述晶体管中的至少一些上方并且与所述晶体管中的所述至少一些接触的4在第一晶圆上形成多个第一半导体结构，其中，所述将所述第一晶圆切割成多个第一管芯，使得所述第一管在第二晶圆上形成多个第二半导体结构，其中，所述括动态随机存取存储器(DRAM)单元的阵列以及包括多个第二键合触将所述第二晶圆切割成多个第二管芯，使得所述第二管将所述第一管芯和所述第二管芯以面对面的方式键合33.根据权利要求29-32中任一项所述的方法形成处于所述晶体管中的至少一些上方并且与所述晶体管中的所述至少一些接触的56[0002]本申请要求2019年4月15日提交的题为“INTEGRATIONOFTHREE-DIMENSIONALNANDMEMORYDEVICESWITHMULTIPLEFUNCTIONALCHIPS”的国际申请No.PCT/CN2019/[0004]在现代移动设备(例如，智能手机、平板电脑等)中，使用多个复杂的片上系统半导体结构中的至少一个包括DRAM单元的阵列以及包括多个第二键合触点的第二键合层。7[0009]被并入本文并形成说明书的部分的附图例示了本公开的实施例并与说明书一起[0012]图2A示出了根据一些实施例的具有处理器和SRAM的示例性半导体结构的示意性[0013]图2B示出了根据一些实施例的具有DRAM和外围电路的示例性半导体结构的示意[0021]图7A到图7C示出了根据一些实施例的用于形成具有DRAM和外围电路的示例性半[0023]图9A-图9C示出了根据一些实施例的用于键合并切割示例性半导体结构的制造工[0024]图10A-图10C示出了根据一些实施例的用于切割并键合示例性半导体结构的制造8本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的如图中多个导体和接触层(其中形成互连线和/或过孔触点)和一9直金属互连而不是外围分布的长距离金属布线(甚至是常规穿硅过孔(TSV))键合到第一半[0040]图1A示出了根据一些实施例的示例性半导体器件100的截面的示意图。半导体器成在不同衬底上并且然后被接合以形成键合芯片。半导体器件100可以包括第一半导体结构102中，其它处理单元例如是一个或多个控制器和/或第二半导体结构104的DRAM的外围[0043]在一些实施例中，半导体器件100的第一半导体结构102还包括第二半导体结构104的DRAM的外围电路的整体或部分。外围电路(也称为控制和感测电路)可以包括用于促位数据，并且两个晶体管用于控制对该数据的存取。SRAM单元可以位于未被逻辑电路(例高速缓存(例如，指令高速缓存或数据高速缓存)和/或数据缓冲器的管芯上SRAM可以实现的存储器控制器可以被嵌入作为上述控制器和外围电路的另一个示例。在一些实施例中，每个DRAM单元包括用于将一位数据存储为正或负电荷的电容器以及控制对其的访问的一降低的功耗的高速I/O吞吐量。第二半导体结构104中的DRAM与第一半导体结构102中的处[0048]图2A示出了根据一些实施例的具有处理器和SRAM的示例性半导体结构200的示意SRAM单元的阵列分布在半导体结构200中的处于处理器202外部的多个单独区域中。换言[0049]图2B示出了根据一些实施例的具有DRAM和外围电路的示例性半导体结构201的示括与DRAM206的外围电路处于同一衬底上的DRAM206。半导体结构201可以包括用于控制300的示意性平面图。半导体结构300可以是第一半导体结构102的一个示例。半导体结构一衬底上并且是使用与SRAM204和外围电路相同的逻辑工艺制造的。处理器202可以包括路(例如，行解码器208、列解码器210)都可以设置在处理器202的外部。图3A示出了SRAM204的示例性布局，其中SRAM单元的阵列分布在半导体结构300中的处于处理器202外部的[0052]图3B示出了根据一些实施例的具有DRAM的示例性半导体结构301的示意性平面[0057]在一些实施例中，半导体器件400的第一半导体结构402还包括在器件层410上方如中段制程(MEOL)互连和后段制程(BEOL)互连。互连层420还可以包括一个或多个层间电互连层420可以包括在多个ILD层中的互连线和过孔触点。互连层420中的互连线和过孔触[0058]如图4A所示，半导体器件400的第一半导体结构402还可以包括在键合界面406处并且在互连层420和器件层410(包括处理器412和SRAM单元的阵列414)上方的键合层422。面406处并且在第一半导体结构402的键合层422上方的键合层426。键合层426可以包括多半导体结构402的顶部上。在一些实施例中，作为混合键合(也称为“金属/电介质混合键结构402的键合层422的顶表面和第二半导体结构404[0061]在一些实施例中，半导体器件400的第二半导体结构404还包括在键合层426上方[0062]半导体器件400的第二半导体结构404还可以包括在互连层430和键合层426上方在半导体层434的顶表面下方)和/或直接在半导体层434上。隔离区(例如，STI)和掺杂区个DRAM选择晶体管436的另一节点电连接到DRAM的位线440。每个电容器438的另一个电极[0063]在一些实施例中，第二半导体结构404还包括设置在器件层432上方的半导体层[0064]如图4A所示，半导体器件400的第二半导体结构404还可以包括在半导体层434上[0066]图4B示出了根据一些实施例的另一示例性半导体器件401的横截面。作为上面参照图1B描述的半导体器件101的一个示例，半导体器件401是包括第二半导体结构403和堆导体结构405和包括DRAM的第二半导体结构403单独形成并以面对面的方式在键合界面407[0067]半导体器件401的第二半导体结构403可以包括衬底409和衬底409上方的器件层413的另一节点电连接到DRAM的位线417。每个电容器415的另一个电极可以电连接到公共[0068]在一些实施例中，半导体器件401的第二半导体结构403还包括在器件层411上方407处并且在键合层421和器件层411上方的键合层423。键合层423可以包括多个键合触点425和围绕并电隔离键合触点425的电介质。[0069]如图4B所示，半导体器件401的第一半导体结构405包括在键合界面407处并且在在一些实施例中，半导体器件401的第一半导体结构405还包括在键合层451上方的互连层[0070]半导体器件401的第一半导体结构405还可以包括在互连层429和键合层451上方的器件层431。在一些实施例中，器件层431包括在互连层429和键合层451上方的处理器[0071]在一些实施例中，处理器435包括形成任何适当的专用处理器和/或SoC的多个晶[0072]在一些实施例中，第一半导体结构405还包括设置在器件层431上方的半导体层[0073]如图4B所示，半导体器件401的第一半导体结构405还可以包括在半导体层433上包括延伸穿过半导体层433的一个或多个触点447，以电连接焊盘引出互连层443与互连层SRAM单元的阵列437和DRAM单元449的阵列可以通过触点447和焊盘引出互连层443电连接[0074]图5A示出了根据一些实施例的再一示例性半导体器件500的横截面。类似于上面方的具有DRAM单元536的阵列的第二半导体结构504。与图4A中所描述的其中外围电路416[0076]在一些实施例中，半导体器件500的第一半导体结构502还包括在器件层510上方还包括在键合界面506处并且在互连层520和器件层510(包括处理器512和SRAM单元的阵列面506处并且在第一半导体结构502的键合层522上方的键合层526。键合层526可以包括多[0078]半导体器件500的第二半导体结构504还可以包括在互连层530和键合层526上方个DRAM选择晶体管540的另一节点电连接到DRAM的位线544。每个电容器542的另一个电极[0079]在一些实施例中，器件层532还包括在互连层530和键合层526上方并且在DRAM单器(例如，行解码器和列解码器)和感测放大器的外围电路538包括形成用于促进DRAM单元536的阵列的操作的任何适当的数字、模拟和/或混合信号控制和感测电路的多个晶体管[0080]在一些实施例中，第二半导体结构504还包括设置在器件层532上方的半导体层[0081]如图5A所示，半导体器件500的第二半导体结构504还可以包括在半导体层534上[0082]图5B示出了根据一些实施例的又一示例性半导体器件501的横截面。作为上面参考图1B所描述的半导体器件101的一个示例，半导体器件501是包括第二半导体结构503和半导体结构505和包括外围电路和DRAM的第二半导体结构503单独形成并以面对面的方式在键合界面507处键合。图5B中的半导体器件501与上面在图5A中所描述的半导体器件500[0083]半导体器件501的第二半导体结构503可以包括衬底509和在衬底509上方的器件晶体管517的另一节点电连接到DRAM的位线521。每个电容器519的另一个电极可以电连接[0084]在一些实施例中，器件层511还包括在衬底509上并且在DRAM单元513的阵列外部和列解码器)和感测放大器的外围电路515包括形成用于促进DRAM单元513的阵列的操作的[0085]在一些实施例中，半导体器件501的第二半导体结构503还包括在器件层511上方一些实施例中，半导体器件501的第二半导体结构503还包括在键合界面507处并且在互连层527和器件层511上方的键合层529。键合层529可以包括多个键合触点531和围绕并电隔[0086]如图5B所示，半导体器件501的第一半导体结构505包括在键合界面507处并且在在一些实施例中，半导体器件501的第一半导体结构505还包括在键合层533上方的互连层[0087]半导体器件501的第一半导体结构505还可以包括在互连层537和键合层533上方的器件层539。在一些实施例中，器件层539包括在互连层537和键合层533上方的处理器[0088]在一些实施例中，处理器543包括形成任何适当的专用处理器和/或SoC的多个晶[0089]在一些实施例中，第一半导体结构505还包括设置在器件层539上方的半导体层[0090]如图5B所示，半导体器件501的第一半导体结构505还可以包括在半导体层541上示例性半导体结构的制造工艺。图7A-图7C示出了根据一些实施例的用于形成具有DRAM和示例性半导体器件的制造工艺。图9A-图9C示出了根据一些实施例的用于键合并切割示例性半导体结构的制造工艺。图10A-图10C示出了根据一些实施例的用于切割并键合示例性的流程图。图12是根据一些实施例的用于形成半导体器件的另一示例性方法1200的流程互连层614可以形成在包括处理器608和SRAM单元的阵列610的器件层606上方。互连层614可以包括多个ILD层中的MEOL和/或BEOL互连，以与器件层606进行电连接。在一些实施例膜沉积工艺在互连层614的顶表面上沉积电介质层，所述薄膜沉积工艺包括但不限于CVD、些上方并与其接触。每个电容器706可以通过光刻被图案化以与相应的DRAM选择晶体管对准，以例如通过将电容器706的一个电极与相应DRAM选择晶体管的一个节点电连接而形成个DRAM单元710具有DRAM选择晶体管和电容器706)的阵列和外围电路711(具有除DRAM选择膜沉积工艺在互连层714的顶表面上沉积电介质层，所述薄膜沉积工艺包括但不限于CVD、结构906中的至少一个在键合界面909处键合到第二半导体结构908中的至少一个。尽管如结构的第一晶圆上方的第二半导体结构的第二晶圆被减划线将键合的第一和第二半导体结构906和908中的每份从键合的第一和第二晶圆902和[0111]代替如上面参考图9A-图9C和图11所描述的基于切割前的晶圆级键合的封装方案，图10A-图10C和图11示出了根据一些实施例的基于切割后的管芯级键合的另一种封装得第一管芯中的至少一个包括第一半导体结构中的至少一个。如图10B所示，将第一晶圆1002(如图10A所示)切割成多个管芯1010，使得至少一个管芯1010包括第一半导体结构括一个或多个第二半导体结构1008。图7A-图7C示出了第二半导体结构1008的形成的一个得第二管芯中的至少一个包括第二半导体结构中的至少一个。如图10B所示，将第二晶圆1004(如图10A所示)切割成多个管芯1012，使得至少一个管芯1012包括第二半导体结构第二半导体结构1006和1008的形成结构的第一晶圆上方的第二半导体结构的第二晶圆被减键合层上方的处理器、在第一键合层上方并且在一个或多个处理器外部的SRAM单元的阵[0133]在一些实施例中，为了形成多个第一半导体结构，在第一晶圆上形成处理器和中的至少一个包括第一半导体结构中的至少一个。在第二晶圆上形成多个第二半导体结[0142]在一些实施例中，为了形成多个第一半导体结构，在第一晶圆上形成处理器和运用本领域技术范围中的知识容易地对这种特定实施例进行修改和/或调