CN110783200A 半导体元件及其制造方法 （台湾积体电路制造股份有限公司）

盖的鳍结构的源极/漏极区域。横向凹陷第二半源极/漏极磊晶层以接触经凹陷第一半导体层的2形成一鳍结构，其包含多个第一半导体层及多个在该鳍结构上方形成具有多个侧壁间隔物的一牺牲在该些经凹陷第二半导体层的横向端部上形形成一鳍结构，其中该鳍结构包含多个第一半导体在该鳍结构上方形成具有多个侧壁间隔物的一牺牲去除未由该牺牲栅极结构覆盖的该鳍结构的一源极/漏极区域中的该些第二半导体在该源极/漏极区域中蚀刻该介电层及该些第一半导体层，从而在该些第二半导体层3其中在该些半导体线中的至少一者与该源极/漏极磊晶层之间的一介面位于该些侧壁4制程节点，在诸如多栅极场效晶体管(multi-gat场效晶体管(finfieldeffecttransistor；FinFET)及栅极全环绕场效晶体管(gate-all-around(GAA)FET)的三维设计的发展过程中遇到了来自制造及设计问题的双重挑战。围绕，这允许在通道区域中更充分消耗且由于更陡的亚阈值电流摆幅(sub-thresholdcurrentswing；SS)导致更少的短通道效应及更小的漏极诱导能障下降(draininduced体基板的主表面的方向形成。去除未由牺牲栅极结构覆盖的鳍结构的源极/漏极区域中的5[0009]图3根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同[0010]图4根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同[0011]图5根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同[0012]图6根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同[0013]图7根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同[0014]图8根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同[0015]图9根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造制程的不同[0016]图10根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造制程的不[0017]图11A及图11B根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造[0018]图12A及图12B根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造[0019]图13A及图13B根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造[0020]图14A及图14B根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造[0021]图15A及图15B根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造[0022]图16A及图16B根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造6[0023]图17A及图17B根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造[0024]图18A及图18B根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造[0025]图19A及图19B根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造[0026]图20A及图20B根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造[0027]图21A及图21B根据本揭示的实施例图示栅极全环绕场效晶体管元件的连续制造[0028]图22A及图22B根据本揭示的另一实施例图示栅极全环绕场效晶体管元件的连续[0029]图23A及图23B根据本揭示的另一实施例图示栅极全环绕场效晶体管元件的连续[0030]图24A及图24B根据本揭示的另一实施例图示栅极全环绕场效晶体管元件的连续[0031]图25A及图25B根据本揭示的另一实施例图示栅极全环绕场效晶体管元件的连续[0032]图26A及图26B根据本揭示的另一实施例图示栅极全环绕场效晶体管元件的连续[0033]图27A及图27B根据本揭示的另一实施例图示栅极全环绕场效晶体管元件的连续[0034]图28A及图28B根据本揭示的另一实施例图示栅极全环绕场效晶体管元件的连续[0035]图29A及图29B根据本揭示的另一实施例图示栅极全环绕场效晶体管元件的连续[0036]图30A及图30B根据本揭示的另一实施例图示栅极全环绕场效晶体管元件的连续[0037]图31A及图31B根据本揭示的另一实施例图示栅极全环绕场效晶体管元件的连续7方式的不同特征。下文描述组件及排列的特定实施例或实例以简化本揭示的一实施方式。征上方或在第二特征上第一特征的形成可包括第一及第二特征形成为直接接触的实施例，为便于描述可用于描述诸图中所图示一个元件或特征与另一(些)元件或(多个)特征的关设备可为不同朝向(旋转90度或在其他的方向)及在此使用的空间相对的描述词可因此同8[0078]图1A至图1D根据本揭示的一实施例图示栅极全环绕场效晶体管元件的各种包括设置成与底部鳍结构11接触的第一鳍衬垫层35A及第二鳍衬垫层35B，第二鳍衬垫层35B由不同于第一鳍衬垫层35A的材料组成且设置于第一鳍衬垫层35A上方。在一些实施例[0080]栅极结构100包括围绕半导体线20包裹的栅极介电层104及设置于栅极介电层104上方的栅电极层108。在一些实施例中，界面层102设置于栅极介电层104与半导体线20之间。在一些实施例中，一或多个功函数调整层106设置于栅电极层108与栅极介电层104之邻半导体线20之间的缝隙。在其他实施例中，栅电极层108环绕半导体线20，以及界面层导体线20的水平端部具有凹形的V形状或U形状。衬垫层85，其可为接触蚀刻停止层(contactetchstoplayer；CESL)，设置于源极/漏极磊晶层80上方，以及层间介电晶层80由一半导体材料组成，此半导体材料具有比半导体线20的半导体材料更高的能带9[0082]在图1A至图1D中图示的栅极全环绕场效晶体管进一步包括设置于栅极结构100与源极/漏极磊晶层80之间的介电内部间隔物62，栅极结构100设置于相邻半导体线20之间。此外，由与介电内部间隔物62相同的材料组成的介电层60设置于源极/漏极磊晶层80与底隔物55的一者下面的位置对应于在X方向上切割栅极侧壁间隔物55的中心的横截面(Y-Z平[0085]图2A至图2D根据本揭示的另一实施例图示栅极全环绕场效晶体管元件的各种视括设置成与底部鳍结构11接触的第一鳍衬垫层35A及第二鳍衬垫层35B，第二鳍衬垫层35B由不同于第一鳍衬垫层35A的材料组成且设置于第一鳍衬垫层35A上方。在一些实施例中，底部鳍结构11的至少最上方部分包括由S[0087]栅极结构100包括围绕半导体线20包裹的栅极介电层104及设置于栅极介电层104上方的栅电极层108。在一些实施例中，界面层102设置于栅极介电层104与半导体线20之间。在一些实施例中，一或多个功函数调整层106设置于栅电极层108与栅极介电层104之[0089]在图2A至图2D中图示的栅极全环绕场效晶体管进一步包括设置于栅极结构100与源极/漏极磊晶层80之间的介电内部间隔物62，栅极结构100设置于相邻半导体线20之间。此外，由与介电内部间隔物62相同的材料组成的介电层60设置于源极/漏极磊晶层80与底极侧壁间隔物55的一者下面的位置对应于在X方向上切割第一栅极侧壁间隔物55的中心的[0092]图3至图21B根据本揭示的一实施例图示用于制造图1A至图1D中图示的栅极全环数从基板的晶格常数逐渐变化至源极/漏极区域的晶格常数。缓冲层可由磊晶生长的单晶[0097]在一些实施例中，多个第一半导体层20及多个第二半导体层25由Si、Si化合物、其通过化学气相沉积(chemicalvapordeposition；CVD)形成，包括低压化学气相沉积[0103]鳍片结构30可通过任何适当方法图案化。例如，可使用包括双图案化(double-patterning)或多图案化(multi-patterning)制程的一或多个微影制程图案化鳍结构。大[0105]鳍结构30的上部部分沿Y方向的宽度W1的范围在一些实施例中为约10nm至约些实施例中，鳍衬垫层35包括形成于基板10上方的第一鳍衬垫层及底部鳍结构11的侧面，与约5nm之间的厚度，以及第二鳍衬垫层35B包括氮化硅且具有约0.5nm与约5nm之间的厚[0110]图9图示牺牲栅极结构50形成于暴露的鳍结构30上方之后的结构。牺牲栅极结构[0111]牺牲栅极结构50通过首先将牺牲栅极介电层52毯覆式沉积于鳍结构30上方而形成，如图9图示。随后将牺牲栅电极层54毯覆式沉积于牺牲栅极介电层52上及鳍结构30上[0112]接下来，对遮罩层执行图案化操作及将牺牲栅电极层54图案化成牺牲栅极结构导体层25的堆叠层部分暴露于牺牲栅极结构50的相对侧上，从而定义源极/漏极(source/虚设牺牲栅极结构形成于牺牲栅极结构50的两侧上而形成于牺牲栅极结构50的相对侧壁上，及随后将鳍结构30的源极/漏极区域凹陷成等于而在诸如牺牲栅极结构50的侧壁及所暴露鳍结构30的侧壁的垂直表面上留下介电间隔物制程以从所暴露鳍结构30的源极/漏极区形状或U形状。将第二半导体层25从包括一个栅极侧壁间隔物55的平面凹陷的深度D1的范14A图示透视图及图14B图示对应于切割鳍结构30的图11A的线X1-X1的横截面视图。在图60可使用包括低压化学气相沉积及电浆增强化学气相沉积的化学气相沉积、物理气相沉第一半导体层20从包括一个栅极侧壁间隔物55的表面凹陷的深度D2的范围为约7nm至约硅层56及氧化硅遮罩层58。源极/漏极磊晶层80包括用于N型通道场效晶体管的一或多层层20的至少一者与源极/漏极磊晶层80之间的介面位于栅极侧壁及/或湿式蚀刻可去除牺牲栅极结构50。当牺牲栅电极层54为多晶硅及层间介电层90为氧2-[0131]在某些实施例中，一或多个功函数调整层106插入栅电极层108与栅极介电层104[0133]图22A至图31B根据本揭示的另一实施例图示用于制造图2A至图2D中图示的栅极[0135]在形成图11A及图11B图示的结构之后，使用例如反应性离子蚀刻(RIE)对毯覆层24A图示透视图及图24B图示对应于切割鳍结构30的图22A的线X1-X1的横截面视图。在图栅极侧壁间隔物64。在一些实施例中，第二栅极侧壁间隔物64的厚度范围为约2nm至约硅层56及氧化硅遮罩层58。源极/漏极磊晶层80包括用于N型通道场效晶体管的一或多层刻及/或湿式蚀刻去除牺牲栅极结构50。当牺牲栅电极层54为多晶硅及层间介电层90为氧2-[0149]在某些实施例中，将一或多个功函数调整层106插入栅极介电层104与栅电极层一实施方式中，通道(半导体线)不与栅极侧壁间隔物接触且栅极侧壁间隔物不与源极/漏例的一或多者中，第一半导体层中的至少一者与源极/漏极磊晶层之间的介面位于侧壁间主表面的方向形成。去除未由牺牲栅极结构覆盖的鳍结构的源极/漏极区域中的第二半导中的至少一者与源极/漏极磊晶层之间的介面位于侧壁间隔物中的一者之下。在上述及以部上。横向凹陷第一半导体层。形成源极/漏极磊晶层以接触凹陷第一半导体层的横向端[0156]根据本揭示的一实施方式的一个态样，半导体元件包括垂直布置的多个半导体半导体线形成的多个侧壁间隔物的栅极结构、及设置于栅极结构与源极/漏极磊晶层之间的多个介电内部间隔物。半导体线中的至少一者与源极/漏极磊晶层之间的介面位于侧壁具有围绕半导体线形成的多个第一侧壁间隔物；设置于栅极结构与源极/漏极磊晶层之间隔物的至少一者与源极/漏极磊晶层之间的介面位于第一侧壁间隔物的一者之下的区域[0158]根据本揭示的一实施方式的另一态样，半导体元件包括垂直布置的多个半导体半导体线形成的多个侧壁间隔物的栅极结构、及设置于栅极结构与源极/漏极磊晶层之间修改其他制程及结构的基础，以便实施本文所介绍的实施例或实例的相同目的及/或实现神及范畴，且可在不脱离本揭示的一实施方式的精神及范畴的情况下产生本文的各种变