CN112286744B 一种中央处理器物理信号电气特性测试装置、系统及方法 （海光信息技术股份有限公司）

业区海泰西路18号北2-204工业孵化-CN214278926U,2021.09.24页.一种中央处理器物理信号电气特性测试装本发明的实施例公开一种中央处理器物理扇出链路的第一端用于与中央处理器的高速输2上设置有扇出链路，所述扇出链路的第一端用于与中央处理器的高速输入输出接口相连，所述测试板上还设置有与所述扇出链路相对应的去嵌链路，所述去所述测试板上还设置有所述中央处理器的至少一个高速输入输出接口的待测拓扑极所述待测拓扑极限链路用于：利用第三测试设备在所述待测拓扑极限路长度作为所述高速输入输出接口的链路极限个所述扇出链路分别对应有一个去嵌链路，所述去嵌链路与其对应的扇出链路的结构相各所述扇出链路的第一端分别用于与所述中央处链路的第一端用于与所述中央处理器的USB4.根据权利要求1至3任一所述的测试装置，其特征在于，所述去嵌链路的两端分别连接有SMP或SMA连接头，所述去嵌链路入输出接口分别设置有至少一个待测拓扑极Slimline连接器+线缆+背板+固态硬盘待37.一种中央处理器物理信号电气特性测试系统第一测试设备，与所述扇出链路的第二端相连，用于获取基于所述电气特性参数对所述物理信号进行去嵌操作，得到中央第三测试设备，与所述待测拓扑极限链路的终端相连，用于基于所述电气特性参数对所述物理信号进行去嵌操作，得到中央根据所述物理信号验证所述待测拓扑极限链路对应的高速输入输出接口的链路输出若是，则将所述待测拓扑极限链路的链路长度作为所述4[0002]当前中央处理器(CPU)高速输入输出接口主要包括PCIE/SATA/USB。PCIE(peripheralcomponentinterconnectexpress)是一种高速串行计算机扩展总线标准，SATA(SerialAdvancedTechnologyAttachment)是一种基于行业标准的串行硬件驱动器[0003]如图1所示，传统的CPU高速输入输出接口的电气特性验证都是基于实际产品板(为市场应用开发的实际产品)进行，信号测试设备104的测试点都是测试在整个链路的末5PCIESlimline连接器+线缆+背板+固态硬盘[0016]可选的，所述第二测试设备还用于将所述电气特性参数发送给所述第一测试设测拓扑极限链路的链路长度作为所述高速输入输出接口的链[0021]本发明实施例提供的一种中央处理器物理信号电气特性6[0024]图2为本发明的实施例提供的一种中央处理器物理信号电气特性测试装置与中央[0025]图3为本发明的实施例提供的一种中央处理器物理信号电气特性测试装置与中央[0026]图4为本发明的实施例提供的另一种中央处理器物理信号电气特性测试装置与中[0027]图5为本发明的实施例提供的PCIE接口的第一种待测拓扑极限链路的结构示意[0028]图6为本发明的实施例提供的PCIE接口的第二种待测拓扑极限链路的结构示意[0029]图7为本发明的实施例提供的PCIE接口的第三种待测拓扑极限链路的结构示意[0030]图8为本发明的实施例提供的PCIE接口的第四种待测拓扑极限链路的结构示意[0031]图9为本发明的实施例提供的PCIE接口的第五种待测拓扑极限链路的结构示意[0032]图10为本发明的实施例提供的SATA接口的第一种待测拓扑极限链路的结构示意[0033]图11为本发明的实施例提供的SATA接口的第二种待测拓扑极限链路的结构示意[0034]图12为本发明的实施例提供的SATA接口的第三种待测拓扑极限链路的结构示意[0035]图13为本发明的实施例提供的SATA接口的第四种待测拓扑极限链路的结构示意7[0036]图14为本发明的实施例提供的USB接口的第一种待测拓扑极限链路的结构示意[0037]图15为本发明的实施例提供的USB接口的第二种待测拓扑极限链路的结构示意[0038]图16为本发明的实施例提供的USB接口的第三种待测拓扑极限链路的结构示意[0039]图17为本发明实施例提供的一种具体的仿真方法中将所有的仿真模型导入到仿[0040]图18为本发明的实施例提供的又一种中央处理器物理信号电气特性测试装置与4[0041]图19为本发明的实施例提供的一种中央处理器物理信号电气特性测试方法的流[0042]图20为本发明的实施例提供的另一种中央处理器物理信号电气特性测试方法的[0043]图21为本发明的实施例提供的又一种中央处理器物理信号电气特性测试方法的[0047]如图2和图3所示，本实施例提供的一种中央处理器物理8[0052]本实施例，为所述中央处理器的不同高速输入输出接口分别设计对应的扇出链[0054]如图4所示，可选的，所述扇出链路的数量可以为两个，其中一个所述扇出链路链路即可实现对中央处理器上的两种高速输入输出接口够有效评估SATAPICEPHY设计的优劣；解决了USB接口CPU管脚端物理信号无法测量的难分别连接有SMP或SMA连接头，所述去嵌链路203的两端分别通过所述SMP或SMA连接头与所出接口协议标准的链路损耗值以及该高速输入输出接口的输出能极限链路，例如，PCIE接口的5种常见拓扑极限链路：PCIE板载芯片极限链路(参见图5)、9极限链路：USB标准Type-A连接器极限链路(参见图14)、USB线缆+Type-A连接器极限链路标准的最大链路损耗值25db@8Ghz，得出一个main走线609的最大值。综合main走线609、较小的极限长度值作为所述待测拓扑极限链路中链路的极[0073]举例而言，在根据上述第一～四步得到PCB主板(即测试板)实际链路的极限长度候仿真软件中的发送机发射的信号强度就是实际芯片的强度，再将main走线609设置为变路的实际链路的极限长度之后，在所述测试板上设置与其相对应的待测拓扑极限链路时，所述待测拓扑极限链路中测试板上的实际链路长度可以小于根据仿真得到的所述极限长设计指导给到客户。端相连，用于获取所述中央处理器301的高速输入输出接口通过所述扇出链路输出的物理的物理结构相同，故所述扇出链路的电气特性参数与所述去嵌链路的电气特性参数处理器的高速输入输出接口输出的物理信号该设备获取所述待测拓扑极限链路的终端输出的物理链路输出的物理信号进行测量，同时在测试板上设计与所述扇出链路结构相同的去嵌链出接口的每一种待测拓扑极限链路的拓扑结构代表了所述高速输入输出接口的其中一种路长度作为所述高速输入输出接口在这种拓扑结构应用场景下所对应的链路[0109]若所述测试板上为中央处理器的每一种高速输入输出接口设计了常见应用场景