CN112349723B 集成电路及其形成方法 （台湾积体电路制造股份有限公司）

高压栅极包括厚介电层及大于1μm2的面积。具有这些改进的多晶硅栅极可在10V或更高的栅极2其中该些多晶硅栅极的该一或多个介电质中的每一者具6.根据权利要求1所述的集成电路，其特征在于，该其中该多晶硅栅极的一顶表面与该高介电常数金属栅极的该半导体基板在一源极及漏极区域中布植有掺杂剂，该源该多晶硅栅极包括一多晶硅电极、一通道区域、及从该3该多晶硅栅极的该一或多个介电质中的每一者具有一介电常11.根据权利要求7所述的集成电路，其特征在于，该多晶硅栅极具有大于1μm2的一面提供一半导体基板，该半导体基板包含一记忆体区域和一周边区域形成一多晶硅层于该第一区域及该第二区域上方，借此在该栅极氧形成一高介电常数介电层于该第一区域及该第二图案化该虚设电极层及该高介电常数介电层以在该第二区域中形成多个虚设栅极并从该第一区域去除该虚设电极层及该高介电常数从该些虚设栅极去除该虚设电极层以形成多个空隙在该第一区域及该第二区域上方沉积金属，借此该金属填充其中平坦化该第一区域及该第二区域以去除多余金属使得该些高介电常数金属栅极4[0002]集成电路(integratedcircuit；IC)制造工业在过去几十年已经经历了指数生经减小。其他进展包括嵌入式记忆体技术及高介电常数金属栅极(high-Kmetalgate；HKMG)技术的引进。嵌入式记忆体技术为同一半导体晶片上具有逻辑元件的记忆体元件的一区域及第二区域上方沉积金属，借此金属填充空隙区域以形成多个高介电常数金属栅[0006]当结合附图阅读时，根据以下详细描述可更好地理解本揭露的一实施例的态5[0008]图2至图52绘示根据本揭露的一些态样的IC经历根据本揭露的一些态样的制造制6789[0225]本揭露的一实施例提供结构及制造制程，用于将高压元件并入具有HKMG的元件置在记忆体阵列外并可控制记忆体单元的操作及/或执行其他任务。具有隔离结构的隔离[0226]本揭露的一实施例特别涉及利用置换栅极制程或栅极最后制此制程为在退火源极/漏极区域之后沉积HKMG电极的金属的制程。使用在初始栅极形成之25包括分裂式栅极快闪记忆体单元73。尽管IC元件1包括分裂式栅极快闪记忆体单元73以[0230]高电压栅极71为可在高栅极电压下操作的元件。高栅极电压可为大于5V的电介电质45可具有100A或更大的厚度。在这些教示的一些中，高压栅极介电质45可具有或更大的厚度。在这些教示的一些中，高压栅极介电质45可具有或更大的厚电常数介电质为具有大于约7的介电常数的介电质。IC元件1亦可包括低压栅极(诸如5V栅[0233]高压栅极71可形成于深井布植41上方。轻掺杂高压栅极源极/漏极区域50及重掺介电质69可具有范围在约至约的厚度。高介电常数介电质69可通过氧化物介电质化物介电质68的各种HKMG栅极70。一些HKMG栅极可具有厚度范围在约至约的氧化[0235]金属栅电极57的上表面可相对于基板43以上的距离与高压栅电极47的上表面对为300A至2000A.HKMG栅极70可具有小于高压栅极71的面积。HKMG栅极70具有小于1μm2的[0236]HKMG栅极70可形成于深井布植59上方。轻掺杂HKMG源极/漏极区域63及重掺杂属栅电极57将以改变HKMG栅极70的阈电压的方式来交互作[0237]分裂式栅极快闪记忆体单元73包括通过浮动栅极介电质15与基板43分隔的浮动分隔的选择栅电极23。重掺杂记忆体源极/漏极区域26通过对准至选择栅极侧壁间隔物33成电路元件在根据本揭露的一实施例的制造制程的各个阶段。尽管图2至图44关于一系列[0245]如图9的横截面视图900绘示，可随后进行蚀刻制程以将浮动栅电极层901减小至不同类型处理的两个示例性区域。图10绘示对应于图9的横截面视图900的横截面视图[0246]如图11的横截面视图1100绘示，控制栅极堆叠1105可形成于浮动栅电极层901上[0248]控制栅电极层1102可共形地形成并且可由掺杂多晶硅等电极层1102具有范围在300至1000埃的厚度。在一些实施例中，控制栅电极层1102具有约些实施例中，控制栅极硬遮罩层1103进一步包括氧化物层1111上方的第二氮化物层1112。控制栅极介电质13。在一些实施例中，执行选择性蚀刻的制程包括形成并图案化光阻层控制栅极间隔物11的侧壁上形成浮动栅极间隔物1401。浮动栅极间隔物1401可为氧化物、极间隔物层相对于垂直面最薄之处的任何其他适当蚀刻制程。浮动栅极间隔物层可通过[0253]如图15的横截面视图1500绘示，轻掺杂记忆体源极/漏极区域21可形成于基板43[0254]如图16的横截面视图1600绘示，可去除共用源极/漏极缝隙1502内的浮动栅极间极区域21及浮动栅电极14的线侧壁及共用源极/漏极缝隙1502内的控制栅极间隔物11。擦程可包括高温氧化(hightemperatureoxidation；HTO)、原位蒸汽产生(insitusteam中，由于记忆体源极/漏极区域21中的离子布植，擦除栅极介电质19形成弯曲或球状面轮20的横截面视图2000亦绘示形成于选择栅电极层2001上方的记忆体抗反射涂层去除记忆体ARC2002。随后可回蚀选择栅电极层2001直到其顶表面与控制栅电极7的顶表[0260]如图23的横截面视图2300绘示，蚀刻可用以从记忆体选择栅极硬遮罩层2201(见图22)形成选择栅极硬遮罩2301及擦除栅极硬遮罩2302。选择栅极硬遮罩2301覆盖选择栅过去除记忆体选择栅极硬遮罩层2201相对于垂直面最薄之记忆体覆盖层2701，及在记忆体覆盖层2701上方形成底部抗反射涂层(bottomanti-[0264]如图28的横截面视图2800绘示，可进行制程以去除BARC2702(见图24)并留下具覆盖层2701。蚀刻继续同时地蚀刻BARC2702及记忆体覆盖层2701，直到完全去除BARC加蚀刻以从高压区域46及核心区域62去除控制栅极介电层1101及氮化物覆盖[0267]如图34的横截面视图3400绘示，随后可形成高压栅极堆叠3403。高压栅极堆叠[0269]如图36的横截面视图3600绘示，可在去除光阻3501之后，在图35的横截面视图[0270]如图37的横截面视图3700绘示，光阻3701可用以界定核心区域62中的虚设栅极硅电极层3401在此处理期间保护厚栅极氧化物层34物材料可通过任何适当蚀刻制程来蚀刻以形成侧壁间隔层29可经平坦化并且其顶表面经凹陷以暴露虚设栅电极3702。平坦化及凹陷可通过CMP或[0278]如图50的横截面视图5000绘示，光阻5001可用以覆盖记忆体区域25及高压区域5100绘示，随后可通过填充空隙区域5002来形成金属栅电极57。填充步骤可包括由CVD、揭露的一实施例产生集成电路元件。尽管制程5300在本文绘示及描述为一些列动作或事的动作的一或多个可在一或多个单独的动作及/5327为沉积记忆体覆盖层2701及虚设BARC2702，如图27绘示。动作5328为去除虚设BARC晶硅电极层3401及高压栅极硬遮罩3402在记忆体区域25及核心区域62中的硬遮罩3101上[0291]动作5333为形成光阻3501及从核心区域62去除高压栅极堆叠3403、硬遮罩3101、在高压区域46及记忆体区域25中的高压栅极硬遮罩34[0295]动作5338为邻近虚设栅极3703及高压栅极71形成间隔物39，如图39绘示。动作植记忆体源极/漏极区域27、轻掺杂高压源极/漏极区域50、及轻掺杂HKMG源极/漏极区域复由布植及活化布植而导致的对基板43的损坏。动作5343为硅化以分别在记忆体区域25、[0298]动作5345为沉积第一层间介电层，ILD0层29，如图48绘示。此动作之后为动作[0299]动作5348为针对HKMG栅极70沉积及/或生长金属。此动作之后为动作5349，进行极具有金属电极及高介电常数介电质，每个多晶硅栅极具有多晶硅电极及习用(非高介电电极的一或多个介电质；以及多晶硅栅极的一或多个介电质中的每一者具有一介电常数，中形成栅极氧化物层，在基板的第一区域及基板的第二区域中的每一者上方形成多晶硅案化虚设电极层及高介电常数介电层以在第二区域中形成虚设栅极并从第一区域去除虚步包括在基板的第三区域中形成快闪记忆体元件其他制程及结构的基础，以便实施本文所介绍的实施例或实例的相同目的及/或实现相同