CN112445643B 使用ecc电路系统掩盖针对操作模式的写入操作的设备及方法 （美光科技公司）

使用ECC电路系统掩盖针对操作模式的写入本申请案涉及使用ECC电路系统掩盖针对操合对应于经由数据端子接收的写入命令的数据与从存储器单元阵列检索的经校正读取数据的对应于所述读取数据的所述第一子集的位的所述写入数据的第一位的写入操作且对对应于经由所述数据端子接收的所述数据的所述写入数2输入/输出I/O电路，其经配置以在第一操作模式下组合对应于经由数据经配置以提供对应于经由所述数据端子接收的第二写入命令的第二数据用作第二写入数第一子集的位的所述写入数据的第一位的写入操作且对对应于经由所述数据端子接收的以在第二操作模式期间执行写入操作以将所述第二写入数据写入所述存储器单元阵列。2.根据权利要求1所述的存储器设备，其进一步包误校正码ECC控制电路经配置以接收读取数据及读取奇偶校验数据且经配置以基于所述读取奇偶校验数据从所述读取数据产生所述经校正读3.根据权利要求2所述的存储器设备，其中所述偶校验数据来产生校正子数据且解码所述校正子数据以确定所述读取数据中的错误的位4.根据权利要求3所述的存储器设备，其中所述写入驱动器电路经配置以对对应于所述读取数据中的所述错误的所述位置的所述写入数据的第三位响应于所述ECC控制电路指示在所述读取数据的所述第一子集中未检测到错误而致使列解6.根据权利要求1所述的存储器设备，其中所述写入驱动器经配置以响应于对应于经由所述数据端子接收的所述数据的所述写入数据的第三位匹配所述经校正读取数据的对7.根据权利要求1所述的存储器设备，其中经由所述数据端子接收的所述数据包含比8.根据权利要求1所述的存储器设备，其中在所述第一操作模式下时经由所述数据端子接收的所述数据包含比在所述第二操作模式下时经由所述数据端子接收的所述第二数第一对主I/O线，其中所述写入驱动器经配置以停用耦合到所述第第二对主I/O线，其中所述写入驱动器经配置以启用耦合到所述第上拉及下拉电路系统以执行与所述第二位相3式下响应于经校正读取数据的所述位匹配写入数据的所述位而停用所述上拉及下拉电路，其中所述写入驱动器电路经配置以在所述第一操作模式下响应于经校正读取数据的所述位不同于写入数据的所述位而启用所述上拉电路以将所述第一电压提供到所述一对主I/O线中的所述选定第一者且启用所述下拉电路以将所述第二电压提供到所述一对主I/O线中据且将所述第二写入数据写入所述存储器单11.根据权利要求10所述的存储器，其中所述写入驱动器电路经配置以响应于经校正信号指示与经校正读取数据的所述位相关联的错误而启用所述上拉电路以将所述第一电压提供到所述一对主I/O线中的所述选定第一者且启用所述下拉电路以将所述第二电压提12.根据权利要求10所述的存储器，其中所述写入驱动器电路经配置以响应于指示写入数据的所述位的写入被掩盖的数据掩盖信号而停用所述上拉及下13.根据权利要求10所述的存储器，其中所述写入驱动器电路进一步经配置以在第一选定操作模式期间比较经校正读取数据的所述位与写入数校正码ECC控制电路经配置以基于读取奇偶校验数据从读取数据产生所述经校正读取数应于所述ECC控制电路指示在所述读取数据的子集中未检测到错误而致使列解码器停用列接收对应于经由半导体装置的数据端子接收的写入组合对应于所述写入命令的所述数据与从所述半导体装置的存储器单元阵列检索的经由写入驱动器电路掩盖对应于所述读取数据的所述第一子集的位的所述写入数据对对应于经由所述数据端子接收的所述数据的所述写入数据的第二位执行写入操作；将所述第二写入数据写入所述存储器单元阵列。基于所述读取奇偶校验数据从所述读取数据产生所述经校18.根据权利要求17所述的方法，其进一步包括对对应于在所述读取数据与所述经校正读取数据之间改变的位的所述写入数据的的所述数据的所述写入数据的第三位匹配所述经校正读取数据的对应位的值而掩盖所述420.根据权利要求16所述的方法，其中经由所述数据端子接收的所述数据包含比所述21.根据权利要求16所述的方法，其中对应于在所述第一操作模式下时经由所述数据端子接收的所述写入命令的所述数据包含比在所述第二操作模式下时经由所述数据端子5经配置以组合对应于经由数据端子接收的写入命令的数据与从存储器单元阵列检索的经述读取数据的所述第一子集的位的所述写入数据的第一位的写入操作且对对应于经由所述数据端子接收的所述数据的所述写入数据的第二于经校正读取数据的所述位不同于写入数据的所述位而启用所述上拉电路以将所述第一电压提供到所述对主I/O线中的所述选定第一者且启用所述下拉电路以将所述第二电压提驱动器电路掩盖对应于所述读取数据的所述第一子集的位的所述写入数据的第一位的写6[0009]图4是根据本发明的实施例的经配置以控制互补主IO信号线上的电压的主输入/[0011]图6是根据本发明的实施例的用于将信号驱动到主输入/输出写入驱动器电路的[0014]图7C提供根据本发明的实施例的用以比较一个ERRB位与ERRCP位的示范性错误定明的特定实施例仅供例示且不应用以将本发明的范围限于这些特定实施例。在其它例子[0017]本发明中描述的一些材料包含用于在某些操作模式下的写入操作期间通过掩盖[0018]为降低产生错误检测码以指示从存储器单元阵列的地址读取的数据是否匹配先前写入存储器单元阵列的地址的数据的复杂性，内部读取/写入电路系统可经配置以基于系统可产生针对写入存储器的固定数目个数据位的ECC，然后将其与写入数据一起存储在入数据位的数目少于产生ECC所需的数目时，半导体装置可首先执行读取操作以从特定地址检索读取数据，且组合读取数据的第一子集(例如旧数据)与经由I/O总线接收的用于写7停用或切断对应于写回存储器单元阵列的旧数据的控制平面的子集的选定CS信号线。另[0022]存储器单元阵列145包含多个存储体BANK0到N，每一存储体BANK0到N包含多个字对其对应位线BL定位且经由用作开关的转移门TG195耦合到至少一个相应局部I/O线，局部I/O线进一步耦合到至少两个主I/O线对中的相应[0023]地址/命令输入电路115可经由命令/地址总线110在命令/地址端子处从外部接收地址信号及存储体地址信号且将地址信号及存储体地址信号传输到地址解码器120。地址解码器120可解码从地址/命令输入电路115接收的地址信号且将行地址信号XADD提供到行解码器130及将列地址信号YADD提供到列解码器140。地址解码器120还可接收存储体地址信号且将存储体地址信号BADD提供到行解码器130及列解码器[0024]地址/命令输入电路115可经由命令/地址总线110在命令/地址端子处从外部(例8如(举例来说)存储器控制器105)接收命令信号且将命令信号提供到命令解码器125。命令致使模式寄存器设置存储在控制电路126处的模式寄存器设置命令MRS及可激活ZQ校准电列地址指定的存储器单元阵列145中的存储器单元读取读取数据。读取/写入放大器165可路170可在数据端子DQ处接收写入数据且在DQS处接收数据选通信号及在DM处接收数据掩数据写入由行地址及列地址指定的存储器单[0026]在读取及写入两种操作期间，列解码器140可驱动列选择CS信号且主IO写入驱动器电路167可基于行及列地址将相应一对主IO线各自驱动到互补逻辑电压极性。针对读取操作的由主IO写入驱动器电路167驱动的相应对信号线之间的电压差可小于针对写入操作或写入操作的电流消耗可大于用于读取操作的驱动[0028]为降低与产生针对写入存储器单元阵列145的数据产生的错误校正及检测码相关167可经配置以独立于选定数据端子DQ总线配置而从存储器单元阵列145读取固定数目个位及将固定数目个位写入存储器单元阵列145。读取及写入固定数目个位可简化经配置以检测及校正从存储器单元阵列145读取的数据中的错误的ECC控制电路166的操作。举例来据的位少于将数据写入存储器单元阵列145所需的位时，半导体装置100可首先经由读取/可组合经校正读取数据的第一子集(例如旧数据)与经由数据端子DQ接收的用于写入操作的写入数据(例如新数据)以形成写入存储器单元阵列145的一组写入数据。ECC控制电路9到错误且可(例如)针对未经校正旧数据或匹配旧数据的新数据掩盖一些写入操作时切断一些CS信号。控制电路126可提供CS切断信号CSOFF以致使列解码器140切断对应CS信号且基于从命令解码器125接收的控制信号CTRL(例如X4信号、列地址信号CA<10>、时序信号等)、从ECCCC166接收的校正信号CORRECT及来自IO电路170的DM信号来将数据写入数据掩盖及写入启用信号DWDM/WREN提供到读取/写入放大器165。当在x4模式下时，控制电路先前读取操作的数据(例如基于DWDM信号确定的控制平面))中无错误的CORRECT信号而启设置CSOFF信号致使列解码器140切断对应CS信号线来减少电流消耗。控制电路126可进一步经配置以根据来自CTRL信号的时序信号来启用WREN[0030]响应于WREN信号且基于DWDM信号，主IO写入驱动器电路167可掩盖针对未经校正电路167可比较新数据的个别位与读取数据的第二子集的对应位且掩盖针对匹配读取数据的第二子集的对应位的新数据位的位的写入操作以避免将主IO信号线对驱动到写入电压路105可将内部时钟信号ICLK提供到内部时钟产生器107。内部时钟产生器107可基于所接收的内部时钟信号ICLK及来自地址/命令输入电路115的时钟启用信号CKE来产生相位控制相位控制器内部时钟信号LCLK用作确定读取数据的输出时序的时序信号。时序产生器109可接收内部时钟信号ICLK且产生各种内部时及VARY主要用在包含于存储器单元阵列145中的感测放大器150中，且内部电压VPERI用在及VSS相同的电压。然而，专用电力供应电压VDDQ及VSSQ可用于IO电路170及ZQ校准电路[0033]半导体存储器装置100的校准端子ZQ可耦合到ZQ校准电路175。ZQ校准电路175可在耦合到校准端子ZQ的衬底上。举例来说，ZQ电阻器(RZQ)155可耦合到电力供应电压[0034]图2是根据本发明的实施例的半导体装置200的一部分的0>数据及RD<K:0>数据产生校正子码数据PC<N:0>。当将RD<K:0>数据存储到存储器单元阵[0036]校正子解码器234可接收PC<N:0>数据且可基于PC<N:0>数据产生ECC位数据ERRB<值(例如低逻辑值)指示相应错误，且ERRB<L:0>数据的相应位的第二逻辑值(例如高逻辑辑值)指示相应控制平面错误，且ERRCP<N:0>数据的相应位的第二逻辑值(例如高逻辑值)指示没有相应控制平面相应错误。图7A及7B分别提供根据本发明的实施例的具有8个ERRB配置以从PC<4:0>数据(例如，及/或PC<4:0>数据的补码PCF<4:0>)接收数据的组合以提供基于ERRB<L:0>及ERRCP<N:0>数据提供经校正读取数据CRD<K:0>。错误定位器238可接收ERRB<L:0>及ERRCP<N:0>数据，且可基于ERRB<L:0>及ERRCP<N:0>数据确定RD<K:0>数据中误定位器238可使用逻辑来解码ERRB<L:0>及ERRCP<N:0>数据以定位RD<K:0>数据内的错逻辑值(例如低逻辑值)时，将相应CORRECT<15:0>数据位设置为高逻辑值。否则，将相应[0039]返回图2，奇偶校验产生器240可从IO电路270(例如图1的IO电路系统170)接收写入数据WD<K:0>且在输出处提供写入奇偶校验数据WP<L:0>。IO电路270可接收经由数据端可将基于X4信号的值选择的一些或全部CRD<K:0>数据提供到DQ端子接收)及/或时序信号TIME来产生数据掩盖信号DWDM<1:0>、写入启用信号WREN及CS切信号中的每一者对应于存储器单元阵列的控制平面的不同相应一半。控制电路226可响应于指示第一模式的X4信号(例如，当X4信号具有指示x8模式的值时)将DWDM<1:0>信号设置X4信号具有指示x4模式的值时)将DWDM<1:0>信号设置为基于CA<10>地址位信号确定的互用对应于旧数据的一半控制平面的数据写入操作的掩盖，同时控制电路226可将另一者设置为低逻辑值以停用对应于新数据的另一半控制平面的[0041]控制电路226可提供CSOFF<1:0>信号以致使列解码器(例如图1的列解码器140)在基于X4信号确定)下时，控制电路226经配置以基于CORRECT<N:0>信号及DWDM<1:0>信号启与指示无错误的DWDM<1>信号相关联的控制平面的CORRECT<N:0>信号的第一子集而启用通过在写入操作期间设置CSOFF<1:>信号中的一者致使列解码器切断对应CS信号线来减少[0042]图8提供根据本发明的实施例的示范性控制电路826。控制电路826包含数据掩盖示x8模式的值时)将DWDM<1:0>信号设置为基于DM信号确定的共同逻辑值。数据掩盖电路810可将DWDM<1:0>中的一者设置为高逻辑值以启用对应于旧数据的一半控制平面的数据写入操作的掩盖，同时数据掩盖电路810可将另一者设置为低逻辑值以停用对应于新数据[0043]在根据时间信号确定的时间，CS控制电路820可提供CSOFF<1:0>信号以致使列解共同逻辑值。当在x4模式(例如，基于X4信号确定)下时，CS控制电路820经配置以基于指示无错误的DWDM<1>信号相关联的控制平面的CORRECT<N:0>信号的第一子集而启用控制电路226可进一步经配置以根据TIME信号的时序来启用阵列的写入操作。在一些实例中，半导体装置200可经配置以在多个数据端子DQ总线配置式)下操作。当将X4信号设置为高逻辑值时，半导体装置200可在第二模式(例如x4数据模号以启用写入存储器单元阵列。主IO写入驱动器电路267可响应于WREN信号而驱动主IO线命令接收的行及列地址确定的位置处从存储器单元阵列检索RD<K:0>数据及P<L:0>数据。[0049]举例来说，图5提供根据本发明的实施例的第二模式初始读取操作的示范性流程>数据及ERRCP<N:0>数据。错误定位器538可确定错误的位置且通过解码ERRB<L:0>数据及<L:0>数据及ERRCP<N:0>数据来校正RD写回存储器单元阵列的旧数据)的CORRECT<N:0>信号的相应子集而未检测到错误时启用226可经配置以响应于对应于与指示无错误的DWDM<1>信号相关联的控制平面的CORRECT<误的DWDM<0>信号相关联的控制平面的CORRECT<N:0>信号的第二子集而启用CSOFF<0>信在启动写入操作(例如，启用WREN信号)之前启用CSOFF<1:0>信号中的一者来减少电流消的信号/数据来驱动主IO线将WD<K:0>写入存储器单元阵列。图6是根据本发明的实施例的的第一子集提供到比较器670，及将CRD<K:0>数据的剩余子集提供到奇偶校验产生器640。比较器670可按位比较CRD<K:0>数据的剩余子集与DQ<M:0>数据以将指示哪些位不同的相电路667可使用SD<M:0>信号仅对DQ<M:0>数据与CRD<K:0>数据的第一子集之间的不同位执行对存储器单元阵列668的写入操作，且可使用CORRECT<L:0>数据仅对在CRD<K:0>内经校据的WD<K:0>数据的某些位的写入操作。由于在第二模式下时在写入操作之前执行读取操CORRECT<N:0>数据)的CRD<K:0>数据(例如旧数据)的子集的直接副本)的写入操作可经掩盖以避免将主I/O信号线对驱动到写入电压极性。另外，针对包含DQ<M:0>数据(例如新数据)的WD<K:0>的位的子集的数据写入操作可针对匹配CRD<K:0>数据(例如旧数据)的对应位的新数据的位掩盖以避免将主I/O信号线对驱动到写入电压极性。可通过掩盖针对至少一些写入数据位的写入操作来减少驱动主IO信号线对及均衡期间的电[0053]图3是根据本发明的实施例的主IO写入驱动器电路367的示意性框图。图1的主IO写入驱动器电路167及/或图2的主IO写入驱动器电路267可实施主IO写入驱动器电路367的据、WD<127:0>数据、DWDM<1:0>信号(例如，来自图1的控制电路126及/或图2的控制电路控制平面。ECC检查电路311可经配置以驱动ECCIO信号线将WP<L:0>数据写入存储器单元动器310(0)到(7)中的每一者可驱动相应对的MIOCP0到15信号线将WD<127:0>数据写入存IO信号线将WP<L:0>数据写入存储器单元阵列。[0056]当在第二模式下(例如，X4信号具有指示x4模式的高逻辑值)时，写入驱动器310(0)到(7)中的每一者可驱动相应对的MIOCP0到15信号线将WD<127:0>及WP<7存储器单元阵列，且ECC检查电路311可经配置以驱动ECCIO信号线将WP<L:0>数据写入存储器单元阵列。然而，基于DWDM<1:0>信号、CORRECT<15:0>数据及CRD<127:0>数据与WD<127:0>数据之间的按位差，写入驱动器310(0)到(7)中的每一者可掩盖针对匹配先前存储数据位的WD<127:0>数据的某些位的写入操作。由于在第二模式下时在写入操作之前执行数据)的位掩盖包含CRD<127:0>数据的子集的直接副本的WD<127:0>的位的子集的数据写入操作以避免将主I/O信号线对驱动到写入电压极性。另外，可针对匹配CRD<127:0>数据(例如旧数据)的对应位的位掩盖针对包含新数据(例如图2的DQ<M:0>数据，其中M等于64)通过掩盖针对至少一些写入数据位的写入操作来减少驱动主IO信号线对及均衡期间的电[0057]图4是根据本发明的实施例的经配置以控制互补主IO信号线MIOT及MIOB上的电压驱动器电路267及/或图3的写入驱动器310(0)到(7)中的任何者可实施写入驱动器400的部[0058]数据写入数据掩盖产生器410可经配置以基于DWDM<X>(例如图1的DWDM信号及/或<K:0>数据的CRD<Y>位)与WD<Z>位(例如图2及/或图3的WD<K:0>数据的WD<Z>位)之间的比较及经配置以指示x4或x8模式的X4信号来提供内部数据写入数据掩盖信号DWDM2。在一些[0059]第一驱动器电路420及第二驱动器电路430经配置以控制下拉电路404及上拉电路线可在图1的MIOT/B信号线及/或图3的MIOCP0到15信号CORRECT<W>信号CORRECTF<W>的逻辑补码(例如图2及/或图3的CORRECT<N:0>信号中的任何第一n型晶体管及上拉电路405的第二p型晶体管。的第一输入。“或”门434可在DWDM2信号与经由反相器431的WD<Z>位的逻辑补码之间执行较且将基于比较的输出经由反相器436提供到下拉电路404的第二n型晶体管及上拉电路405的第一p型晶体管。中的一者可启用下拉电路404及上拉电路405中的每一者