CN112530949B 一种半导体器件及其制造方法 （台湾积体电路制造股份有限公司）

US2016204114A1,2016一种半导体器件包括：栅极结构、源极/漏极、设置在栅极结构和源极/漏极上方的第一通源极/漏极。第一金属线和第一通孔均沿第一方2栅极结构；所述半导体器件包括根据5纳米技术节点或小于5纳米技术节点的技术节点制造的在不同于所述第一方向的第二方向上，所述第一金属线与所述第所述第一金属线包括在所述第二方向上向外突出的突起部分，3.根据权利要求1所述的半导体器件，其中4.根据权利要求1所述的半导体器件，其中，所述栅极结构在截面图中，所述第一金属线、所述第二金属线和所所述第二金属线是静态随机存取存储器(SRA在所述第二方向上，所述第三金属线的尺寸小于所述第一金3所述第二金属线包括第一突起部分和第二突起部分，所述第一突起部所述第二通孔和所述第四通孔均设置在所述第二金属线的第一突起部分和第二突起第三通孔分隔开的距离大于在所述第一方向上所述第二通孔和所述第四通孔分隔开的距第三金属线，在顶视图中沿所述第一方向延伸并且设置在所述所述第一通孔和所述第二通孔设置在所述第一金属线和所述第三所述第三通孔和所述第四通孔设置在所述第二金属线和所述第三所述第三通孔和所述第四通孔至少部分地设置在所述凹进所述半导体器件包括静态随机存取存储器(SRAM所述第一金属线和所述第二金属线中的一条对应于所述静态随机存取存储器器件的所述第一金属线和所述第二金属线中的另一条对应于所述静态随机存取存储器器件4所述第一通孔、所述第二通孔、所述第三通孔和所述第四通孔中的每个均接收集成电路(IC)布局设计，所述集成电路布局设计包括互连结至少部分地通过在不同于所述第一方向的第二方向上放大金属线的至少子集的部分接收集成电路布局设计包括：接收包括多条位线的静态随机存取存储所述放大包括放大所述第一金属线的端部部分和所述第二金属线的非端部20.根据权利要求19所述的方法，其中，促进5述第一金属线和所述第一通孔均沿第一方向延伸；在不同于所述第一方向的第二方向上，所述第三通孔和所述第四通孔至少部分地设置在所述凹进[0006]本发明的又一实施例提供了一种制造半导体器件的方法，包括：接收集成电路大金属线的至少子集的部分来至少部分地修改接收的集成6直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位括所述数值的合理范围内的数值，诸如在如所描述的数值的+/-10％的范围内或本领域技论的n型FinFET。由于在所示实施例中SRAM单元5包括六个晶体管，所以它也可以称为6T[0022]上拉晶体管PU1和下拉晶体管PD1的漏极连接在一起，并且上拉晶体管PU2和下拉7晶体管PD2的漏极连接在一起。晶体管PU1和PD1与晶体管PU2和PD2交叉连接以形成第一数存储节点SN1，并且晶体管PU1和PD1的栅极连接在一起并与晶体管PU2和PD2的漏极连接以形成互补的第一存储节点SNB1。上拉晶体管PU1和PU2的源极连接到电源电压Vcc(也称为栅极晶体管PG1和PG2的栅极连接到字IC芯片使用FinFET器件的集成电路(IC)[0025]FinFET器件可以是互补金属氧化物半导体(CMOS)器件，包括P型金属氧化物半导体(PMOS)FinFET器件和N型金属氧化物半导体(NMOS)FinFET器件。应该理解，可以使用[0026]参照图2，示出了示例性FinFET器件10的透视图。FinFET器件结构10包括N型FinFET器件结构(NMOS)15和P型FinFET器件结构(PMOS)25。FinFET器件结构10包括衬底一些实施例中，鳍结构104的下部被隔离结构108包围，并且鳍结构104的上部从隔离结构[0029]FinFET器件结构10进一步包括栅极堆叠结构，该栅极堆叠结构包括栅电极110和8层112和114可以用于限定栅电极110。介电层115也可以形成在栅电极110的侧壁上以及硬[0033]图3示出了根据本公开的实施例的使用FinFET实现的SRAM单元阵列200的一部分结构220，其可以由图2的栅极结构15和25来实现(取决于栅极结构是用于NFET还是用于并且下拉(PD)晶体管和传输门(PG)晶体管由P掺杂区中的晶体管9[0036]图4所示的SRAM单元阵列200的一部分包括多条导线，诸如多层互连(MLI)结构的[0037]MLI结构还可包括围绕导电组件的层间电介质(ILD)。ILD可以为导电组件提供电310-313可互换地称为BL310向上)经历电压降。该电压降可能会使某些SRAM操作参数或标准降低，诸如最小工作电压情况。为了加剧该问题，器件按比例缩小工艺也可能伴随着按比例缩小SRAM电源电压(例351之间的差异可能是由于它们被配置为容许不同的电压或电流的事实。较宽的BL310-[0043]尽管BL310-313和金属线324和328是连续的，但是它们继续在X方向上延伸超过图4所示的范围(因为图4只是SRAM单元阵列的一部分的局部视图)，由于金属线320-323、为通孔)。通孔370-377中的每个在X方向上以伸长的方式延伸并且可以被构造为将栅极结[0046]栅极通孔380在Z方向上形成在一个栅极结构220上方，并且栅极通孔382在Z方向此在图6的截面图中可见源极/漏极通孔390，但是，其余的通孔391-397在图6中不容易看于通孔370的一端形成在栅极通孔380上方并与电连接至栅极通孔380并且通孔370的另一分别形成和/或可以包括不同的材料。在任何情况下，由于栅极通孔380和源极/漏极通孔孔370可以在晶体管的栅极和源极/漏极之间[0048]同样如图6所示，可以在通孔370和栅极通孔380和源极/漏极通孔390周围形成电值和距离460的值在一些实施例中可以彼此基本相等，或者在其他实施例中它们可以彼此[0051]再次参考图4，本公开的独特和新颖的物理特征之一是BL310-313的顶视图轮廓突起500A和500B分别朝向BL311(或朝向金属线324)横向突起，并且突起501朝向BL310[0054]另一种看待突起500A-500B和501的方式是，可以说BL310-311具有凸形和/或凹形区域(或凸多边形和/或凹多边形)，尽管这些凸形和/或凹形区域不需要弯曲或圆化(例BL311的突起501在-Y方向上向外(朝向金属线324)突出，因此BL311的突起501可以被视可以说BL310-311可以各自具有被多个凹形区域(或多个横向凹槽)插入的多个凸形区域[0056]将BL310-313配置为具有如上所述的这种不规则的顶视图形状的原因之一是为以足够小以将BL310的寄生电阻增加到横跨BL310的长度(沿X方向)的电压降不能再被忽略的程度。BL310-313在X方向上跨SRAM单元阵列200的许多单元连续延伸的事实加剧了这[0058]本公开通过在适当时通过在Y方向上选择性地增大BL310-311来实现BL310-313的电阻的减小。例如，突起500A-500B和501可以被视为BL310-311的横向放大。这些突起500A-500B和501横向突出到BL310-311和金属线324之间的空间中，而不电短路到金属线孔370和371至少部分地位于部分由突起500A-500B限定的凹形区域520内。由于突起501设向上将通孔370-371分隔开的距离小于在X方向上将VDR通孔372[0059]根据本公开，关于横向突起500A-500B和501的尺寸和/或位置实施了一组设计规则，使得它们可以减小BL310-311的电阻而不会产生危险的电气桥接问题。例如，突起500A-500B各自具有在Y方向上测量的尺寸420，并且突起501具有在Y方向上测量的尺寸且距离470可以被配置为足够长，以使得BL310与Y形通孔370电短路。BL310的突起部分可以在Y方向上尽可能远地延伸而不会不适当地增加与附近的通孔370-373或与金属线324[0060]在一些实施例中，可以使用诸如极紫外(EUV)光刻的较新的光刻方法以足够的精在2017年12月22日提交的名称为“具有黑色边界区域的光刻掩模及其制造方法”的第15/[0062]图8是示出了Vmin如何根据电阻变化的曲线图600。在曲线图600中，X轴表示BL[0063]图9示出了根据本公开的实施例的集成电路制造系统700。制造系统700包括通过[0066]集成电路制造系统700使得实体之间能够进行交互，以用于集成电路(IC)制造以进处理控制的领域中进行协作和信息访问。IC制造系统700提供的另一种能力可以在设施集成计量工具和处理工具可以使制造信息更有效地合并到制造工艺或APC模块中，并且可以通过集成在相关处理工具中的计量工具来实现晶圆数据在线测量收IC布局设计。在一些实施例中，IC布局设计可以是图形数据系统(GDS)格式的计算机文[0071]方法900包括步骤930，该步骤930根据修改的IC布局设计来促进半导体器件的制(作为金属互连层中的金属线)可能会看到其电阻增加到对电压降产生不可忽略的影响的尺寸和/或位置。锯齿形的顶视图轮廓或BL的横向突起的存在可能是经受上述制造工艺的[0076]本公开的一个方面涉及一种半导体器件。该半导体器件包括栅极结构、源极/漏[0077]本公开的另一方面涉及一种半导体器件。第一金属线在顶视图中沿第一方向延[0078]本公开的又一方面涉及一种制造半导体器件的方法。该方法包括接收集成电路述第一金属线和所述第一通孔均沿第一方向延伸；在不同于所述第一方向的第二方向上，金属线的突起部分设置在所述第一通孔和所述第距离大于在所述第一方向上所述第二通孔和所述所述第三通孔和所述第四通孔至少部分地设置在所述凹进述第一金属线和所述第二金属线中的一条对应于所述静态随机存取存储器器件的位线[0094]本发明的又一实施例提供了一种制造半导体器件的方法，包括：接收集成电路大金属线的至少子集的部分来至少部分地修改接收的集成[0098]在上述方法中，促进制造的步骤包括实施极紫外(EUV)工艺以形成所述金属线的于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技